在设计完原理图之后、设计PCB之前，工程师可以利用软件自带的ERC功能对常规的一些电气性能进行检查，避免一些常规性错误和查漏补缺，以及为正确完整地导入PCB进行电路设计做准备。

5.8.1 原理图编译的设置

orcad进行DRC检测时，如图5-167所示，需要对参数进行设置，部分参数的含义如下所示：

图5-167  DRC参数上设置示意图

Online DRC：

Ø On：打开在线DRC；

Ø Off：关闭在线DRC

DRC Action：

Ø Run on Design：DRC检查整个原理图；

Ø Run on Selection：DRC检查选择的部分电路；

Ø Delete DRC Markers：删除DRC标记；

Ø Delete DRC Markers on Selection：删除所选的DRC标记；

Use Properties（Mode）：

Ø Occurrences：选择所有事件进行检查；

Ø Instances(Preferred)：使用当前实体（建议）。所谓实体是指放在绘图页内的元件符号，而事件指的是在绘图页内同一实体出现多次的实体电路。例如，在复杂层次电路图中，某个子方块电路重复使用了3次，就形成了3次事件；不过子方块电路内本身的元件却是实体；

Ø Check design rules：对当前的设计文件进行DRC检测；

Ø Delete existing DRC marker：删除DRC检测标志 Report；

Warning：

Ø Create DRC Markers：进行DRC检测若发现错误，不放置警告标志；

Ø Do Not Create DRC Markers：进行DRC检测若发现错误，放置警告标志；

5.8.2 原理图的编译

（1）选择原理图的根目录，然后执行菜单命令PCB-Design Rules Check，进行设计规则的检查，如图5-168所示；

图5-168 进行DRC检查示意图

（2）弹出的DRC检测界面中，有4项的参数可以设置，可以依次进行选择，如图5-169所示，Design Rules Options为检查的参数设置，Electrical Rules为电气规则检查参数设置，Physical Rules为物理规则检查参数设置，ERC Matrix为DRC矩阵设置是否报DRC。

图5-169 DRC检测设置示意图

5.8.3 原理图差异化对比

在电子设计中，电路图的修改是非常频繁的，改动的多了，有时候会出现要改回去的情况，所以有时就会需要对两份原理图进行差分化的对比，操作步骤如下：

（1）首先，我们对一份原理图进行修改，修改一点点内容，做为测试之用，如图5-170与图5-171所示，方便后期查找；

图5-170 修改后的原理图示意

 图5-171 修改前的原理图示意

（2）打开其中的任意一份原理图，选中原理图的根目录，然后执行菜单命令Accessories-Cadence TcL/Tk Utilities命令，进行原理图的对比，如图5-172所示，下拉菜单中选择Utilities；

图5-172 执行原理图对比参数设置示意图

（3）在弹出的对话框中，如图5-173所示，选择对比两份原理图，然后选择Launch，执行原理图的对比；

图5-173 执行原理图对比示意图

（4）选择需要进行对比的两份原理图，进行对比即可，如图5-174所示，选择原理图的路径的，路径不要含有中文。路径不要含有空格，一定要注意这个，不然对比不了，软件会出现报错，

图5-174 原理图对比路径选择示意图

（5）选择好两份原理图的路径之后呢，我们点击下面的Compare进行对比，就会弹出对比的结果，如图5-175、图5-176、图5-177所示，数据显示是我们更改的地方，是正确的，这样就完成两份原理图差异化的一个对比情况。

图5-175 原理图差异化对比结果（1）

图5-176 原理图差异化对比结果（2）

图5-177 原理图差异化对比结果（3）

5.8.4 第一方网表输出

网表，顾名思义，就是网络连接和联系的表示，其内容主要是电路图中各个元件类型、封装信息、连接流水序号等数据信息。在进行PCB设计时，可以通过导入网络连接关系进行PCB的导入。

（1）选择原理图根目录，执行菜单Tools→Creat Netlist，或者是点击菜单栏上的图标，调出产生网表的界面，如图5-178所示；

图5-178 产生网表示意图

（2）在弹出的Creat Netlist界面中，选择的是PCB,产生Allegro的第一方网表，如图5-179所示；

图5-179 Allegro第一方网表参数设置示意图

（3）输出Allegro第一方网表需要注意下面几个地方：

①需要勾选Creat PCB Editor Netlist，才会生成网表；

②下面的Netlist Files是输出网表的存储路径，不进行更改的话，是在当前原理图目录下，会自动产生allegro的文件夹，里面就是输出的网表；

③点击右侧的Setup设置按钮，如图5-180所示，勾选Ignore Electrical

constraints选项，则忽略掉原理图中所添加的规则。

图5-180  输出网表设置示意图

5.8.5 第三方网表输出

orcad产生Cadence Allegro的网表的操作步骤如下；

（1）选择原理图根目录，执行菜单Tools→Creat Netlist，或者是点击菜单栏上的图标，调出产生网表的界面，如图5-181所示；

图5-181  输出网表示意图

（2）弹出的输出网表界面中选择Other选项，来输出第三方网表，如图5-182所示，在Formatters栏中选择orTelesis.dll选项，上面的Part Value栏需要用PCB Footprint来代替，不然会产生错误；

（3）按（2）所说的设置好参数以后，在下方的路径中可以选择网表存储的路径，如图5-75所示，默认路径是当前原理图所处的路径。点击确定按钮，即可输出第三方的网表文件，后缀是.NET的文件就是网表文件。

图5-182  输出第三方网表设置示意图

小助手提示：

Allegro的第一方网表与第三方网表有以下几个区别点；

与Allegro实现交互式操作的是第一方网表，第三方网表时不可以实现交互式操作；

第三方网表不能将器件的Value属性导入到PCB中，输出时以封装属性来代替Value属性，第一方网表是可以的；

网表导入到PCB中时，第三方的网表需要指定事先指定好PCB封装库文件，并产生Device文件，才可以将网表导入到PCB中，第一方网表则可以直接导入。