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答：我们在PCB设计中经常听到需要漏铜处理，或者是这里我要铺白油，这在PCB板上非常好理解，生产出来黄色的就是铜，白色一块的就是白油。我们这里讲解一下，在Allegro软件中如何处理，具体操作如下所示：
答：PCB设计中有一些信号组需要进行等长处理，以保证组内信号时序要求。第一步，点击Setup-Constraints-Constraint Manager选项，调出规则管理器，如图6-269所示；
答：使用Allegro走线的时候，可以动态地显露走线的长度信息，具体操作的步骤如下所示：首先，点击Setup-User Preferences，在弹出的User Preferences Editor选项卡中勾选
答：在Allegro PCB中，会经常切换走线线宽，一般Allegro PCB默认是记忆走线线宽的，即走完一个信号在连接一个新的网络线时，软件会默认使用连接上一个网络所使用的线宽。可以通过设置，让软件不执行自动记忆上一次走线宽度。
答：查看焊盘参数首先点击Display-Element选项，然后在右侧Find选项卡中将其中所有元素取消勾选，只勾选Pins选项，如图6-264所示；
答：设计PCB过程中，若设计中有差分对信号，则需要将是差分的2个信号设置为差分对，设置差分对有2种方式：手动添加及自动添加。
答：首先，点击Setup-Design Parameter Editor命令，在Display选项卡中，勾选Via Lables选项，点击OK退出，如图6-254所示；
答：在16.6及以上的版本中已经没有Bus总线了，如果需要添加的话，需要添加Net Group，可实现的功能和Bus总线是一样的。
答：设计时，如果有铜皮叠在一起，如图6-248示；
答：ODB++是业内产常用的一种规范的生产文件，该格式文件所包含的信息较常规RS274X格式的光绘文件丰富许多。而常规的Allegro软件并不能实现该功能，安装ODB++组件方可实现，Cadence网站有提供下载。
答：在生成的Gerber中，除了要将PCB上的走线、过孔等内容包含进去，还需要将PCB的叠层等信息制作进去，以便提供详细的文件给工厂生产，Allegro提供了一个直接提取设计参数生成的叠层表格的功能，减少了设计者的工作量。
答：ICT (In Circuit Tester，自动在线测试仪)是印制电路板生产中重要的测试设备:用于焊接后快速测试元器件的焊接质量，能迅速定位焊接不良的引脚，以便及时进行补焊。体现在PCB设计上，则需要在设计中添加用于ICT测试的焊盘，并对符合测试点要求的焊盘添加测试点属性。因测试点焊盘和间距及位置有严格的要求，对于有ICT设计要求的板卡，建议在设计前就明确添加ICT的网络，拟定ICT的添加计划，在设计的过程中边布线边添加。如果在设计完后再添加ICT测试点，必将大量返工，甚至有的网络根本无法
答：Allegro软件对于BOTTOM层的器件，其位号字符一般是镜像显示的，如图6-225示：
答：在做PCB设计过程中，叠层时可以选择是负片工艺还是正片工艺，如果层数较少，一般都可以正片处理，层数较多、数据量较大时会选择负片工艺对电源层进行处理。
答：第一步，点击Shape-Select Shape or Void/Cavity选项，如图6-222所示；
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