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DMA传串口，第一次成功第二次翻车？ 2026-06-25 09:47:48

中断里放了个延时，程序直接卡飞 2026-06-25 09:44:29

SWD线序换了还是连不上？问题根本不在线序！ 2026-06-25 09:42:05

开关稳压器的原理及种类盘点详解 1 简谈电位器的工作原理、分类及使用方法 2 芯片一上电就烫手，短路到底在哪？ 3 2024年或将出现内存/闪存缺货潮 4 数字电路的调试 5 设计一款开关电源需要考虑什么？ 6 AD 导出Gerber时出现 legend is not interpreted until output 的标准解决方法？ 7 PCB为什么会回流？如何解决？ 8 正反馈和负反馈到底是什么？ 9 【Allegro软件操作实战90问解析】第86问 Allegro软件中的Assign RefDes功能应该如何使用呢？

总线终端：并联or串联，肖特基二极管可以吗？

总线信号完整性是高速数字设计的命门。终端电阻选并联还是串联，直接决定信号质量与功耗。而肖特基二极管，正在成为传统电阻方案的强劲对手。1、并联终端：简单但费电在接收端并联电阻到地，使输入阻抗等于传输线特征阻抗Z0，反射被完全吸收。信号以满幅度

凡亿教育刘老师

2026-05-26 10:13

浏览数111

高扇出时钟缓冲器，输出走线如何阻抗匹配

时钟信号一旦扇出，阻抗失配带来的反射会让抖动飙升，系统随时可能失步。匹配不是选做题，而是必答题。核心矛盾：一驱多，阻抗怎么配？时钟缓冲器将一路时钟复制成多路，每路走线都是一条独立的传输线。特征阻抗单端50欧姆，差分100欧姆。若不匹配，反射

凡亿教育刘老师

2026-05-26 10:09

浏览数109

多电源域电平转换芯片，离接口多远才安全？

多电压域系统中，电平转换芯片放错位置，轻则时序违规，重则芯片烧毁。离接口到底多远才安全？答案藏在电压域边界里。1、核心原则：贴着电压域边界放电平转换芯片必须严格放在不同电压域的交界处，而非接口旁边。原因很简单：转换后的信号应以目标域的高电平

电子芯期天

2026-05-25 10:38

浏览数103

时钟走线包地真有用吗？不完整包地反而添乱

很多工程师把包地当作时钟布线的万能药，但包地没做好，不仅没用，还可能让EMI更糟糕。1、包地的本质是什么？包地是锦上添花，不是雪中送炭。它的核心作用是提供低阻抗回流路径和电磁屏蔽。但这一切的前提是——你得有一个完整的地平面。没有完整地平面，

电子芯期天

2026-05-25 10:33

浏览数114

数字地弹噪声怎么治？过孔并非越多越好

数字IC纳秒级开关瞬态电流可达数安培，这些电流流过地线电感时，便产生地弹噪声。如何有效抑制？过孔数量是否多多益善？答案可能出乎你意料。1、地弹噪声的根源地弹本质是地线上的电压波动。当晶体管同步开关时，瞬态电流流过返回路径的电感，根据公式 V

电子芯期天

2026-05-25 10:27

浏览数98

上百兆总线上拉电阻，阻值和位置不对信号全变形

很多人觉得上拉电阻不就是个"小东西"，随便塞个4.7kΩ就完事。上百兆总线上，这一念之差，足以让你的信号面目全非。1、阻值选错，波形直接躺平上拉电阻和总线电容构成RC充电回路，上升时间近似为：tr ≈ 2.2 × R × Cbus总线电容通

电子芯期天

2026-05-23 10:40

浏览数131

PCIe 5.0损耗超标：换板材还是加Retimer？

PCIe 5.0的端到端链路损耗预算仅36dB@16GHz，比4.0的28dB@8GHz严苛得多。当设计余量不足时，工程师面临一个灵魂拷问：砸钱换板材，还是加Retimer芯片？先看损耗都花在哪？一条典型PCIe 5.0 x16链路，CPU

电路之家

2026-05-23 09:44

浏览数105

时钟信号跨分割层，时序抖动怎么控？

时钟是数字系统的心脏。一旦时钟走线跨过分割的参考平面，回流路径被强行切断，抖动便随之而来。这不是玄学，是物理。1、跨分割为什么会引发抖动？高速时钟信号的返回电流紧贴参考平面流动，形成最小环路。当走线跨越地平面分割槽时，回流电流被迫绕远，环路

电路之家

2026-05-23 09:43

浏览数122

仪表放大器参考端接错，共模抑制比直接废掉

你买了一颗CMRR高达120dB的仪表放大器，结果实测共模抑制连40dB都不到。别怀疑芯片，先看看你的REF引脚接对了没有。1、REF引脚到底是干嘛的REF引脚决定输出的直流基准电位。很多人把它直接接地，觉得省事。但问题是，地不是理想零电位

电子芯期天

2026-05-20 10:27

浏览数100

截止频率算对了，寄生电容让它偏了几十倍？

公式没算错，元件值没选错，但实测截止频率和理论差了几十倍。问题大概率出在你没算进去的寄生电容上。1、寄生电容从哪来？PCB走线本身就是电容。两根平行走线，间距1mm、长度10mm，寄生电容约0.2pF。看着不起眼，但如果你设计的是100kH

电子芯期天

2026-05-20 09:59

浏览数108

模拟电路小信号放大：地平面噪声碾压信号？

当你放大微伏级信号时，地平面上的噪声可能比信号本身还大。这不是玄学，是现实。下面直接给解法。一、分清噪声从哪来地平面噪声主要有三个来源：热噪声、1/f闪烁噪声、外部电磁耦合。其中热噪声无法消除，只能压制。公式记牢：Vn = √(4kTRB)

电子芯期天

2026-05-20 09:55

浏览数100

毛刺怎么产生的，组合逻辑输出打拍能解决吗

在数字电路设计中，毛刺是组合逻辑输出中常见的短暂无效脉冲，可能引发系统误动作。理解其产生机理并选择有效解决方案至关重要。1、毛刺产生原因毛刺源于组合逻辑中多路信号传输延迟差异。当输入信号同时变化时，不同路径的逻辑门延时导致输出电平跳变不同步

凡亿教育刘老师

2026-04-28 09:58

浏览数130

高扇出网表优化，复制寄存器不是唯一的办法

高扇出网表是数字电路设计中的常见挑战，其导致信号延迟增大、时序收敛困难。尽管寄存器复制是经典优化手段，但并非唯一解法。本文将探讨多种优化策略，帮助工程师更高效地解决高扇出问题。优化策略一：属性约束与工具引导在综合阶段，可通过设置MAX_FA

小白电子

2026-04-27 17:17

浏览数163

BUCK电路自举电容不足的解决方法

自举电容是BUCK电路中驱动高侧MOSFET的核心元件，其容量不足会导致驱动电压下降、输出电压波动、UVLO保护触发及高频振铃等问题。1、计算最小电容值根据高侧MOSFET的栅极电荷（Qg）、开关频率（fSW）及允许的电压降（ΔVBOOT）

凡亿助教-小燕

2026-04-09 09:47

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BUCK电路自举电容小了会怎样？

BUCK电路作为DC-DC转换器的核心拓扑，广泛应用于电源管理领域。自举电容作为BUCK电路中驱动高侧MOSFET的关键元件，其容量选择直接影响电路性能。本文将简述自举电容容量不足时对BUCK电路的影响。1、自举电容的核心作用自举电容通过充

小白电子

2026-04-08 14:05

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