我们在使用Allegro进行PCB的绘制时，有时候需要将整个模块放置到背面去，也就是进行镜像，镜像的不仅仅是器件，还有走线、过孔等元素，这里我们就介绍一下，在Allegro软件如何将一个做好的模块，整体镜像到另一面，具体操作如下：第一步，将已经布局布线的模块，创建一个Group，执行菜单命令Setup-Application Mode，进行模式的选取，在下拉菜单中选择Placement Edit布局模式，如图6-15所示； 图6-15 模式选择设置示意图第二步，在Find面板中选择Sy

要了解反焊盘的作用，首先要搞明白负片工艺的含义，下面我们对负片的含义做个详细的介绍，具体如下：Ø 负片是因为底片制作出来后，要的线路或铜面是透明的，而不要的部份则为黑色或棕色的，经过线路制程曝光后，透明部份因干膜阻剂受光照而起化学作用硬化，接下来的显影制程会把没有硬化的干膜冲掉。于是在于我们要的线路（底片透明的部份），去膜以后就留下了我们所需要的线路，在这种制程中膜对孔要掩盖，其曝光的要求和对膜的要求稍高一些，但其制造的流程速度快。PCB正片的效果是PCB画线的地方印刷板的铜被保留，没

第一步，给大家我们讲一下单个元器件的旋转方法，第一种方法：是Rotate命令，这个命令是配合移动命令，执行移动命令，在Find面板中选择元器件，抓取元器件，元器件会吸附在鼠标上，如图6-10所示； 图6-10  移动元器件示意图第二步，元器件吸附在鼠标上以后，点击鼠标右键，执行Rotate命令，进行元器件的旋转，如图6-11所示，旋转的角度可以在Options面板中进行设置，比如设置为90度，则器件则按照90度进行旋转，旋转到需要的角度，点击鼠标左键完成旋转； 图6

一、首先打开需要多人协助的板子，allegro点击选择Place ---Design---Create Partitions选项。二、点击进去以后，Options 栏下面 显示如下界面。三、右键点击板子空白处右键，选择加一个Shape 或者选择加一个矩形框。四、选择完成以后，开始框选你想要分出去的那一块。如下图，白色线框内既为要分出去的板块。

大面积敷铜就是将PCB上闲置的空间用铜箔填充，能起到美观和屏蔽噪声的效果，大面积敷铜可以直接使用cadence allegro敷铜命令，也可以用Z-Copy命令将地平面的铜箔直接复制到外层。Z-Copy的命令，执行菜单命令edit→Z-Copy，如图：

allegro在布线过程中，根据个人习惯有多种避让方式可以选择，不管采用那种方式，都需要经过优化才能使pcb布线更符合设计要求，推荐交叉使用以下方式进行布线。（1）使用off方式进行布线，可能导致很多DRC的产生，把网络连接好后，需要把DRC都消除掉。优化时需要把格点设小，使用微调推挤或重新布线方式，优点是布线可根据个人的意愿进行，布线速度快；缺点是优化时需要花费

我们在使用Allegro软件进行布局布线的操作的时，会遇到很多一模一样的模块，比如电源模块、存储器模块等等。这里我们讲解一下，在PCB中怎么对一个相同的模块进行复用，具体操作如下：第一步，将已经布局布线的模块，创建一个Group，执行菜单命令Setup-Application Mode，进行模式的选取，在下拉菜单中选择Placement Edit布局模式，如图6-1所示； 图6-1 模式选择设置示意图第二步，在Find面板中选择Symbols，其它选项都不要进行勾选，进行模型的创建，如

弹出export logic对话框，选择design entry CIS选项，export directory选择输出网表的路径，然后单击export directory按钮。导出完毕后，单击close按钮，关闭对话框。用orcad打开与PCB相对应的原理图，执行菜单命令tools→back annotate.....，在弹出的back annotate对话框中打开PCB editor选项卡，如图：

cadence allegro Allow test directly on pad：允许测试点在焊盘上，允许时将自动替换已有的过孔。Allow test directly on trace：允许测试点在信号线上，允许时测试点可以直接在信号线上。Allow pin escape insertion：允许从引脚上自动引出测试点。Test unused pins：无网络引脚添加测试点。

Allegro的封装包含的文件有dra文件、psm文件、pad文件、device文件（如果是第三方网表才需要）。打开Allegro软件，菜单栏点击Setup-User Preference，进入用户设置界面，然后点开Paths,选中下一级菜单的Library

现在越来越多的高速设计是采用一种有利于加快开发周期的更有效的方法。先是建立一套满足设计性能指标的物理设计规择，通过这些规则来限制PCB布局布线。在器件安装之前，先进行仿真设计。在这种虚拟测试中，设计者可以对比设计指标来评估性能。而这些关键的前提因素是要建立一套针对性能指标的物理设计规则，而规则的基础又是建立在基于模型的仿真分析和准确预测电气特性之上的，所以不同阶段的仿真分析显得非常重要。

打开Allegro软件，点开Analyze菜单栏，如图5-30所示，这是仿真分析菜单栏下一些命令行。下面我们对Analyze菜单栏下面的一些常用命令进行简单的介绍，具体知道是如何进行操作的，具体如下： 图5-30  Allegro软件Analyze菜单下命令行示意图Ø SI/EMI sim：用来仿真的命令，包括信号完整新和电磁干扰仿真，包括以下菜单命令；Ø Initialize：进行初始化操作；Ø Library：选择库文件；Ø Mod

所谓的Xnet，是指在无源器件的两端，两个不同的网络，但是本质上其实是同一个网络的这种情况。比如一个源端串联电阻或者串容两端的网络。在实际设计情况中，我们需要对这种进行Xnet的设置，方便进行时序等长的设计，一般信号传输要求都是信号的传输总长度达到要求，而不是分段信号等长，这时采用Xnet就可以非常方便的实现这一功能，在Allegro软件中添加xnet的具体步骤如下所示：第一步，执行菜单命令Analyze-Model Assigment，进行模型的指定，如图5-112所示； 图5-11

对一些做好的模块进行创建Groups组的操作，方便我们进行模块复用、布局操作。我们创建了Groups组之后呢，这个属性会一直存在，我们是否可以将这个属性给去除掉，方便后期的布线操作与规划。因为添加了这个Groups组的属性以后，从这个模块走出的线会出现下面的小方块的现象，如图6-22所示，虽然不影响整体的性能，但是影响美观，所以呢，这里我们会讲解一下如何将已经创建好的Groups组进行打散的操作，具体操作如下： 图6-22  走线小方块示意图第一步，需要将Allegro软件的

我们在进行PCB设计的时候，需要根据不同的PCB板结构以及一些电子产品的需求来进行各种不同区域的设计，包括允许布局区域设计、禁止布局区域设计。允许布线区域设计等等。在Allegro设计中，设置这些就在Areas，如图5-60所示。 图5-60  各类布局布线区域示意图Ø 在Allegro软件中有Route Keepout、Route Keepin、Package Keepout、Package Keepin、Via Keepout等多种类型的区域进行设置，对PCB工