0
收藏
微博
微信
复制链接

​ 时钟抖动与Skew分配:PCB走线延迟差你算了吗?

2026-05-27 09:58
19

等长不等于等延迟,抖动和Skew不算清楚,系统随时崩盘。

3.png

1、抖动是时间轴上的心跳不齐

随机抖动来自热噪声,服从高斯分布;确定性抖动来自串扰和电源噪声。普通晶振抖动约正负50ps,10Gbps接口中足以让眼图闭合。

2、Skew是空间上的到达不同步

同一时钟到达不同寄存器的时间差即Skew。正Skew有利建立时间却恶化保持时间。公式:Tc = tpcq + tpd + tsetup + tskew。Skew每增一点,最高频率就被砍一刀。

3、走线延迟差才是隐藏杀手

FR4上信号速度约光速一半,单位延迟167ps每英寸。3cm走线差产生约200ps的Skew。

关键误区:很多人只匹配物理长度,却忘了匹配电气延迟。表层微带线和内层带状线有效介电常数不同,同样3cm延迟可差出20ps以上。

4、怎么算

静态时序分析中,用set_clock_uncertainty把抖动和Skew同时纳入预算。实测加仿真双管齐下,确保每根走线都在时序窗口内。


本文凡亿教育原创文章,转载请注明来源!

登录后查看更多
0
评论 0
收藏
侵权举报
声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表凡亿课堂立场。文章及其配图仅供工程师学习之用,如有内容图片侵权或者其他问题,请联系本站作侵删。

热门评论0

相关文章

凡亿助教-小燕

专注电子设计,好文分享

开班信息