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此处已经铺铜就不用再走线连接:电感内部的当前层挖空处理:其他的也一样,自己去修改。器件就近放,不要路径那么长:此处一个孔是否满足载流,可以多打一个:都看下LDO电路的信号线宽是否满足载流,不满足的出焊盘之后加粗宽度:这边也一致:其他的没什么

Allegro-全能20期-史珊-第2次作业-PMU模块的pcb设计

电感底部不能放置器件,建议自己优化下布局放置到IC芯片底部,自己修改下:器件尽量对齐:注意铜皮不要直接绘制,尽量钝角优化下:尽量能一块铺完的就一块,不要两块叠加,并且铜皮绘制尽量均匀,不要直角尖角:电感中间放置了铜皮挖空区域,铜皮重新灌下,

AD-全能20期-思乐第3次作业PMU模块

走线并未完全连接,要连接到焊盘中心:注意铜皮尽量钝角,不要直角:铺了铜皮连接,里面就不用走线了:注意电源模块对应的GND过孔也是打在最后一个输出电容的管脚后面:注意下布局,电源模块布局走线优先于主干道,布局布线优先级最高,路径尽量短:电感内

AD-全能20期-黄玉章-AD-达芬奇作业修改

注意此处的滤波电容位置,是要先大后小放置:先是放置C289然后再是C13-16此处网络是否没有连接上:此处电容位置一致问题,同样的问题自己检查修改下,不一一截图指出:电容按照电源输出方向,按照先大后小的顺序布局。输出电源主干道的滤波电容都要

全能20期-AD-杨子豪根据视频绘制FPGA高速6层板

还存在多处开路报错:看下此处是什么元素跟元素的间距报错:检查了对应自己修改。电感底部不要放置器件 ,净空,自己重新布局下:并且电感内部挖空处理:看下此处VCCIO线宽是否满足其载流大小:处理下多余线头删除,连接到过孔中心:走线不要出现直角:

AD-全能20期-AD 第二次作业 PMU模块

电源输入打孔要打在滤波电容的前面,输出要打在滤波电容的后面2.电源输出可以在加宽一下铜皮宽度,满足载流3.此处走线可以在优化一下4.电容封装尺寸错误,后期自己修改一下5.焊盘出线不规范,焊盘中心出线至外部才能拐线处理,避免生产出现虚焊6.注

90天全能特训班20期 AD-李磊-DCDC

机壳地跟电路地之间需要满足2MM间距:跨接器件两边可以都打点地过孔:板上这种孤铜需要割除,其他地方一致情况的自己去修改:变压器上除了差分信号,其他的信号加粗20MI走线:注意差分走线是连接到焊盘中心的:注意差分走线连接焊盘还可以优化:差分走

AD-全能20期-思乐 千兆网口

绘制原理图封装库的时候,一般放置的管脚颜色都是蓝色的,其实可以通过修改管脚颜色来分辨信号的重要性,这种在日常设计中经常遇到,我们可以根据下面步骤进行设置:第一步:在创建元件界面,执行菜单命令设置-显示颜色,如图1所示图1 显示颜色选项示意图

PADS Logic创建元件时如何更改放置管脚的颜色

绿色的铜皮是修改后没有重铺的铜皮属性要选择这一项这个vcc12v的走线要加粗处理最好铺铜连接这里要出线后在连接dcdc需要单点接地输入输出主干道要铺铜连接这个反馈不要走电感下面而且要从最后一个电容处拉出来散热过孔两面都要做开窗处理以上评审报

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PCB Layout 2023-11-27 15:40:39
ZC-第一次作业-DCDC模块的PCB设计作业评审

电源主干道的器件注意整体中心对齐:此处输入电源主干道器件完全没有中心对齐放置:铺铜不要直角,尽量都钝角,优化下,类型情况的都自己检查修改下,不一一截图出来:电感当前层内部需要挖空处理:反馈信号没有连接上,连接到最后输出电源处:铜皮没有赋予网

AD-全能21期-杨文越-第一次作业 DCDC模块PCB设计-20期成员