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PCB设计时，阻抗匹配不是玄学，而是信号完整性的命门。以下场景必须做阻抗匹配，否则系统可能直接“罢工”：
1. 信号边沿极陡时
当信号上升/下降时间小于6倍导线延时（导线延时约150ps/inch），必须匹配。比如DDR时钟、高速SerDes信号，边沿时间可能只有几百皮秒，走线稍长就容易反射。
2. 走线长度超临界值
若走线长度超过信号边沿时间对应的临界长度（如1ns边沿对应约1.1英寸走线），必须匹配。短走线可忽略，但长距离传输必须控制阻抗。
3. 高速数字接口
DDR、PCIe、USB、HDMI等接口，信号速率超过1Gbps时，单端50Ω或差分100Ω匹配是标配。不匹配会导致眼图闭合、误码率飙升。
4. 射频/微波信号
天线馈线、5G毫米波信号等，单端阻抗通常为50Ω或75Ω。阻抗不匹配会直接导致信号衰减，甚至损坏发射端。
5. 差分信号传输
PCIe、USB3.0、LVDS等差分对，必须保持差分阻抗稳定（如100Ω）。线宽、间距变化或参考平面断裂，都会引发阻抗突变。
6. 点对点拓扑结构
源端到负载端只有一条路径时（如FPGA到SDRAM），串联端接电阻可吸收反射。但多点总线（如I2C）不适合，一个电阻无法匹配所有分支。
7. 避免信号“撞墙”
当信号从低阻抗区域（如驱动器）进入高阻抗传输线，或从传输线进入高阻抗负载时，必须匹配阻抗，否则反射信号会叠加在原始信号上，造成振铃或过冲。
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