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第一步，选择原理图的根目录，执行菜单命令Tools—Create Netlist，或者直接点击
图标，调出产生网表的界面，如图2-107所示。
图2-107 产生网表示意图
第二步，在弹出的Create Netlist对话框中选择PCB ，产生Cadence Allegro的第一方网表，如图2-108所示。
图2-108 Cadence Allegro第一方网表参数设置示意图
第三步，输入Cadence Allegro第一方网表时需注意下面几个地方：
（1）需要勾选Create PCB Editor Netlist，才会生成网表。
（2）下面的Nestlist Files是输出网表的存储路径，不进行更改的话，在当前原理图目录下会自动产生Cadence Allegro的文件夹，里面就是输出的网表。
（3）点击右侧的Setup按钮，如图2-109所示，勾选Ignore Electrical Constraints选项，则忽略原理图中所添加的规则。
图2-109 输出网表设置示意图
