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Cadence Allegro16.6 两层stm32最小系统主板pcb视频教程，PCB设计全功能模块，进阶实战案例。STM32F103C8T6最小系统方案，原理图库+SCH+PCB库+Layout设计，双面板电源+地分割解析。
★掌握PCB设计常用的设计技巧★熟悉PCB设计的整体流程★交互式模块化快速布局★掌握各个PCB模块的布局布线要点★掌握电源平面分割的方法及要点★掌握差分走线的设计方法★了解常见EMC的PCB处理方法
差分走线，信号换层过孔数量，等长长度把控，阻抗控制要求，跨分割的损耗，走线拐角的位置形状，绕线方式对应的插损和回损，布局不妥当造成的一系列串扰和叠层串扰，布局不恰当操作焊盘存在的stub。
我们PCB中的信号都是阻抗线，是有参考的平面层。但是由于PCB设计过程中，电源平面的分割或者是地平面的分割，会导致平面的不完整，这样，信号走线的时候，它的参考平面就会出现从一个电源面跨接到另一个电源面，这种现象我们就叫做信号跨分割。跨分割的现象如图1-52所示。
电子元器件是电子系统的基础部件，是能够完成预定功能且不能再分割的电路基本单元。由于电子元器件的数量、品种众多，因此它们的性能、可靠性等参数对整个电子产品的系统性能、可靠性、寿命周期等技术指标起着重要的影响。
HOT CHIPS大会上的演讲将设计分割成处理器本身和设计的I/O部分。处理器可以采用最先进、最昂贵的节点制造，而I/O则可以采用不够先进、较便宜的节点制造（通常落后一代）。下方图片是Intel的Lakefield芯片，它有一个I/O基片（采用非前沿的14纳米制程），10纳米制程的处理器，以及封装在顶部的动态随机存取存储器（DRAM）。这些都采用Intel的Foveros 3D技术组装。
答：原理图检查，检查是否有单端网络、连接错误、没有指定封装等设计问题→原理图输出网表以及网表检查→检查封装库，没有封装库的，匹配原理图，新建封装库→导入原理图网表，将所有器件导入到PCB中→核对产品结构图纸，定位好结构器件→PCB版图布局→布局优化以及布线规划→层叠设计以及整个PCB图的设计规则添加→PCB版图布线→PCB版图电源分割与处理→布线优化→生产文件（Gerber）的输出,凡亿教育推出的有全流程的PCB设计实战视频教学，有需求的可以联系作者购买学习。
答：第一，3W原则，在PCB设计中很容易体现，保证走线与走线的中心间距为3倍的线宽即可，如走线的线宽为6mil，那么为了满足3W原则，在Allegro设置线到线的规则为12mil即可，软件中的间距是计算边到边的间距，如图1-38所示. 图1-38 PCB中3W原则示意图第二，20H原则，在PCB设计的时候，为了体现20H原则，我们一般在平面层分割的时候，将电源层比地层内缩1mm就可以了。然后在1mm的内缩带打上屏蔽地过孔，150mil一个，如图1-39所示。 图1
答：一般处理模拟地、数字地的方法有以下几种：直接分开，在原理图中将数字区域的地连接为DGND，模拟区域的地连接为AGND，然后PCB中的地平面分割为数字地与模拟地，并吧间距拉大；数字地与模拟地之间用磁珠连接；数字地与模拟地之间用电容连接，运用电容隔直通交的原理；数字地与模拟地之间用电感连接，感值从uH到几十uH不等；数字地与模拟地之间用零欧姆电阻连接。总结来说，电容隔直通交，造成浮地。电容不通直流，会导致压差和静电积累，摸机壳会麻手。如果把电容和磁珠并联，就是画蛇添足，因为磁珠通直，电容将失效。
答：我们PCB中的信号都是阻抗线，是有参考的平面层。但是由于PCB设计过程中，电源平面的分割或者是地平面的分割，会导致平面的不完整，这样，信号走线的时候，它的参考平面就会出现从一个电源面跨接到另一个电源面，这种现象我们就叫做信号跨分割。跨分割的现象如图1-52所示。跨分割，对于低速信号，可能没有什么关系，但是在高速数字信号系统中，高速信号是以参考平面作为返回路径，就是回流路径。当参考平面不完整的时候，会出现如下影响：Ø 会导致走线的的阻抗不连续；Ø 容易使信号之间发生串扰；Ø
