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注意电感底部不要放置器件以及走线，需要重新优化下底层的布局以及布线：电感注意当前层内部挖空：电源输出对应的gnd打孔数量一一对应上：此处顶层完全可以走线，不用打孔了：多处上述问题，自己去修改下。LDO信号也是需要加粗满足载流大小，看下具体大
注意差分走线，此处的右边调整为左边形式走线：注意地网络顶层也没铺铜，gnd层也没有进行负片分割，需要重新设计：PWR层也没有设置负片层进行分割或者是正片铺铜，建议重新设计下：电源跟地都没有处理。TX RX没有设置MGROUP等长：差分需要对
机壳地以及电源地没有正片铺铜处理也没有负片分割处理，注意地是需要处理的：变压器上除了差分信号，其他的加粗20MIL走线：电源层也并未处理电源 ：TX RX信号之间用gnd走线隔开：RX TX没有创建等长组进行等长：差分对内等长误差为5MIL
注意数据跟地址，时钟，控制之间用gnd走线隔开：建议等长线的GAP也尽量满足3W，避免自身的串扰：等长不是很美观，尽量采取咬合等长，既美观也节省空间，还可以调整下美观性：上述一致原因，注意等长线的gap：其他的等长没什么问题，只要是等长美观
信号线不满足3w间距数据线和地址线之间最好画一条加粗的gnd间隔开来以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教：https://item.taobao.com/item.htm
差分信号之间要用gnd隔开：差分需要包地处理：此处打了两个孔，连接也两个都连接上，不然另一个孔没有意义：注意差分信号都需要包地处理：注意差分对内等长gap需要大于等于3w：没满足的都去重新等长下。差分对内等长误差为5MIL：以上评审报告来源
1、Cgnd这边也需要就近多打孔2、多处孤岛铜皮和尖岬铜皮3、焊盘应从短边出线，避免从长方向出线。4、变压器除差分信号外,其它信 号都要加粗到20mil以上。5、晶振需要走类差分布线，尽量缩短到芯片走线。6、走线避免锐角7、器件摆放干涉8、
1、外壳地和gnd底层铺铜没有分割2、外壳地与gnd之间距离需要2mm以上3、跨接区域需要多打孔，外壳地这边也需要多打孔4、多处孤岛铜皮和尖岬铜皮5、差分布线不耦合6、差分换层需要旁边打过孔7、多余过孔没有删除8、电源走线需要加粗走线9、焊
gnd跟电源网路都没有处理：地址线都有及个别的没有跟BGA内的扇孔连接：等长线的GAP尽量大于等于3W，不要太短了：数据线一组走线尽量紧凑点：看下是否存在间距报错:等长线之间要满足3W间距原则：上述一致问题，等长线GAP满足下3W长度：间距
注意差分信号包地包全：差分走线可以优化对称点：差分连接进入过孔的 看是否有多余线头 优化走线：此处差分对内等长的走线不满足规范：此处相同网络的gnd铜皮并未跟焊盘连接：铜皮属性设置第二项 然后重新灌铜。CC1 CC2 管脚需要加粗走线：对内
