数字IC设计流程及常用工具详解-凡亿课堂

IC设计可分为前端设计（逻辑设计）和后端设计（物理设计），严格来说，这两者没有太多的界限，凡涉及到与工艺有关的设计可称为后端设计。
前端设计：
1、规格定制
芯片规格是指客户向IC设计公司提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。
2、详细设计
IC设计公司根据客户提出的规格要求，选择设计解决方案和具体加购，划分模块功能。
3、HDL编码
使用硬件描述语言（VHDL）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL代码。
4、仿真验证
是指检验编码设计的正确性，查看IC设计是否满足规格中的所有需求，若是不符合规格要求需重新修改设计方案和编码，直到验证结果完全符合规格标准，仿真验证根据有VCS、NC-Verilog等。
5、逻辑综合
仿真验证通过，将是逻辑综合，是指将设计实现的HDL代码翻译成门级网表netlist，需要注意的是，综合需要设定约束条件，然后逻辑综合需要基于特定的综合库，不同的综合库也就决定电路在时序面积上也不同。这过程常用的工具是Design Compiler。
6、静态时序分析
静态时序分析属于验证范畴，主要是在时序上对电路进行验证，检查电路是否存在建立时间和保持时间的违例，常用的工具有Prime Time。
7、形式验证
也属于验证范畴，是从功能上对综合后的网表进行验证，常用的方法是等价性检查方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，是否在功能上存在等级性，常用的工具有Formality。
后端设计：
1、可测性设计DFT
DFT的目的是在设计时考虑将来的测试，常见方法是在设计中插入扫描链，将非扫描单元变为扫描单元，常用的工具有DFT Compiler。
2、布局规划
是指放置芯片的宏单元模块，在总体上确定各种功能电路的摆放位置，它直接影响芯片最终的面积，常用的工具是Astro。
3、时钟树综合CTS
CTS简单来说是时钟的布线，由于时钟信号在数字芯片的全局指挥作用，它的分布应是对称式的连到各个寄存器单元，从而使时钟从同一个时钟源到达各个寄存器，时钟延迟差异最小，常用的工具是Synopsys Physical Compiler。
4、布线
是指普通信号布线，包括各种基本逻辑门电路之间的走线，常用的工具是Astro。
5、寄生参数提取
由于到西安本身存在的电阻，相邻导线之间的互感，耦合电容在芯片内部会产生信号噪声，串扰和反射，这些效应会产生信号完整性问题，导致信号电压波动和变化，如果严重将导致信号失真错误，提取及生产数进行再次的分析严重，分析信号完整性的问题是非常重要的，常用的工具是Star-RCXT。
6、版图物理验证
是指对完成布线的物理版图进行功能和时序上的验证，简单说是指版图与逻辑综合号的门级电路图的对比验证，常用的工具、还有Hercules。