扫码关注
答：我们在设计完成以后，都需要对一组传输的总线进行时序等长，在做时序等长的时候，分为绝对传输延迟与相对传输延迟。绝对传输延迟，顾名思义，信号传输在PCB设计中都是有一个走线的长度，我们通过设置这个信号线传输的最大值与最小值，来实现等长的方法，就称之为绝对传输延迟。一般情况下如果信号是从一个点传输到另一个点，中间没有任何的串阻、串容，这个绝对传输延迟的方法还是非常有效而却直观的。具体在PCB中设置绝对传输延迟的方法如下所示：
第一步，打开规则管理器，执行菜单命令Setup-Constraints，在下拉菜单中选择Constraint Manager，如图5-90所示，进入到规则管理器中；
图5-90 规则管理器示意图
第二步，进入规则管理器以后，在CM左侧的目录栏中选择Net，在Routing中选择Total Etch Length，如图5-91所示，设置信号的线的总长度；
图5-91 设置绝对长度示意图
第三步，进入到右边栏，对需要做等长的信号线，创建好Bus，在Total Etch Length中输入最小值、最大值即可，如图5-92所示，每一组的信号线都会跟这个对比产生相对应的误差，按这个误差做等长即可；
图5-92 设置绝对长度最大值最小值示意图
第四步，回到PCB界面，如果需要做等长的信号线没有满足最小值或者最大值的要求，都会报相对应的DRC错误，用于提醒工程师做等长设计。
上述，就是在Allegro软件中，如何设置绝对传输延迟的方法解析。
![电子设计：从PROM到FPGA[零基础学FPGA设计-理解硬件编程思想]](https://api.fanyedu.com/uploads/image/48/73f5e6b538c04ceb976518793db794.png)
