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数字电路中，同步开关噪声（SSN）是电源纹波飙升的元凶。当大量输出驱动器同时翻转，瞬态电流在电源平面激起剧烈电压波动，轻则逻辑误判，重则系统崩溃。去耦电容的布局，绝非随意摆放，而是有公式可循的系统工程。
一、SSN为何让纹波失控
当芯片I/O同步切换，di/dt极大，电源走线寄生电感L上产生电压尖峰：
V_noise = L × di/dt
例如CPU在1ns内完成0→100mA跳变，若L=10nH，噪声电压高达1V，纹波瞬间炸裂。
二、去耦电容的核心公式
基础容值计算：
C × ΔU = I × Δt
其中ΔU为允许电压降，I为最大瞬态电流，Δt为维持时间。
Xilinx推荐的等效开路电容：
C = P / (f × U²)
P为芯片耗散功率，f为时钟频率，U为供电电压。最终所需总电容为该值乘以远大于1/m的系数。
三、布局铁律：三组数据记死
距离：电容焊盘到IC引脚 ≤ 2.54mm（100mil）
容值搭配：按10倍频法则，如0.1μF（100MHz）+ 10nF（1GHz）+ 1nF（10GHz）
过孔：每端至少2个，间距≥0.2mm，寄生电感可压至5nH以下
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