扫码关注
亚稳态是数字电路中常见的弊端现象，是很多电子工程师在设计电路时总会碰见的麻烦，也是数字工程师面试常考的考点之一，所以若是决定成为电子/数字工程师，了解亚稳态是很有必要的。
一般来说，亚稳态是指触发器无法在规定时间短内达到一个可确认的状态，当一个触发器进入亚稳态时，将无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上，在这个稳定器件，触发器输出一些中间级电平，或者可能处于振荡状态，且这种无用的输出电平可沿着信号通道上的各个触发器级联式传播下去。
亚稳态的产生原因：
1、输入信号是异步信号；
2、时钟偏移超过容限值；
3、信号在两个不同频率或同频不同相的时钟域下工作；
4、组合延时使触发器的输入信号在亚稳态窗口内发生变化。
需要注意的是，亚稳态会引起过多的传输演示和心态故障，虽然无法做到消除，但可减小亚稳态发生的概率。
亚稳态的危害：
由于输出在稳定下来之前可能是毛刺、振荡、固定的某一电压值，因此亚稳态除了导致逻辑误判之外，输出0～1之间的中间电压值还会使下一级产生亚稳态（即导致亚稳态的传播）。 逻辑误判有可能通过电路的特殊设计减轻危害（如异步FIFO中Gray码计数器的作用），而亚稳态的传播则扩大了故障面，难以处理。
亚稳态的解决方法：
1、降低系统时钟；
2、用反应更快的FF；
3、引入同步机制，防止亚稳态传播；
4、改善时钟质量，用边沿变化快速的时钟信号。
