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SDRAM信号线等长处理
在布线完成后，这里以SDRAM为例，要对SDRAM信号线进行等长处理，以满足时序要求。SDRAM的信号可分为数据线、地址线、控制线、时钟线，走线时要同组同层，间距满足3W原则，每组数据线的等长误差范围为+-50mil，地址线、控制线、时钟线的等长误差范围为+-100mil。
在DDR的设计中，需要对数据线及地址线进行分组及等长来满足时序匹配，通常DDR的数据线之间的长度误差需要保证在50mil以内，地址线的长度误差需要保证在100mil以内。执行菜单命令【设计】-【规则】或者使用快捷键DR打开规则约束器，在“H
1.电源输入的滤波电容应该靠近输入管脚放置2.【问题分析】：注意等长线之间需要满足3W规则3.【问题分析】：USB需要进行等内等长处理，等长误差为5mil4.此处是用菊花链的方式进行等长，建议使用创建焊盘对组进行分段等长（U1-U2,U2-
USB的差分信号需要进行对内等长，等长误差为5mil2.晶振走线需要走类差分处理3.此处是用菊花链的方式进行等长，建议使用创建焊盘对组进行分段等长（U1-U2,U2-FPC1）4.电源输入的滤波电容应该靠近输入管脚（4脚）放置5.电源输出部
差分对内等长误差5mil2.未添加TR和RX的class3.包地要在地线上 打过孔4.器件干涉5.差分出线要尽量耦合6.时钟信号需要包地处理，并且打上地过孔7.pcb上存在两处开路以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需
差分对内等长误差5mil2.锯齿状等长不能超过线距的两倍3.走线未连接到过孔中心，容易造成开路4.线宽尽量保持一致5.pcb上存在4出开路以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系
电源网络就近打孔即可2.晶振包地多打地过孔，晶振下面尽量不要走线3.VGA属于模拟信号，走线需要加粗，并包地处理，下面不要穿其他信号线4.没有添加网口4对差分的class5.差分对内等长误差5mil6.变压器需要所有层挖空7.确认一下此处是
走线未完全连接上TX等长误差100mil，时钟信号也要进行等长走线不要有直角其他没什么问题以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教：https://item.taobao.c
此处存在开路2.差分换层打孔尽量对齐，走线尽量耦合3.差分对内等长不规范，锯齿状等长不超过线距的两倍4.tpye-c差分对内等长误差5mil5.此处走线需要优化一下6.器件摆放尽量中心对齐7.过孔需要盖油处理以上评审报告来源于凡亿教育90天
1.485需要走内差分处理2.网口除差分信号外，期的都需要加粗到20mil3.电感所在层的内部需要挖空处理4.反馈走一根10mil线即可5.网口差分对内等长误差5mil6.器件干涉7.注意过孔不要上焊盘以上评审报告来源于凡亿教育90天高速P
