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1.线宽要保持一致，线宽不一致会导致阻抗不连续。2.TF卡的时钟信号，与其他信号线的间距保证20mil左右，有空 间的情况下，包地处理。3.数据线等长错误，避免绕90度角等长。4.铺铜存在多处孤岛铜和尖岬铜皮以上评审报告来源于凡亿教育90天
差分对内不等长误差控制在5mil，差分也没有建差分对电源走线未完成，也没有整版铺铜焊盘出线不规范差分在这里没有换层为什么要打过孔这里差分应该这么走这里差分等长不要超过2倍间距，间距也要大于等于3w这里rx，tx的等长需要建等长组，rx的信号
这里有未连接的线路变压器下未挖空处理这两组差分对内误差要小于5mil晶振背面不允许走线和放置器件，并且晶振需要包地处理变压器这里的线除了差分要不小于20mil这个间距要大于1mm这里走线不满足载流以上评审报告来源于凡亿教育90天高速PCB特
1，焊盘有开路。2.pcb存在drc4.多处孤岛铜皮和尖岬铜皮4.走线保持3w间距4.走线避免锐角5.差分换层旁边要打地过孔6.晶振布线错误，晶振的一对线要走成类差分的形式，并整体包地处理， 线尽量短如下图8.同层连接不需要打孔9.时钟线要
1.存在开路，孤岛铜皮没有连接出去。2.芯片中间过孔没有连接出去导致天线报错。3.多处孤岛铜皮和尖岬铜皮。4.电容地网络要和电源一样加宽载流。5.差分焊盘出线尽量耦合6.差分走线不耦合7.时钟信号走线要包地处理8.走线尽量短9.TX、RX没
电源模块可以并联使用吗?
▼关注公众号：硬件笔记本▼在实际工程中，经常出现一个电源模块无法满足负载的电流需求，或是想进一步提高DCDC效率，此时大部分工程师首先会想到并联电源来提高更大的电流，对于这样的设计，通常的评估结果是：不要粗暴的并联。诚然，电源并联，有利于减小散热，提高效率，以及提供更大的输出功率，然而简单的并联设计
1.器件重叠，焊盘重叠会导致器件无法焊接。2.底层没有铺铜处理3.过孔应打到走线最后一段，完全包围走线。以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教：https://item.t
1.电源存在开路，地焊盘很多没有打孔造成开路报错。2.1v2电源过孔没有连通，造成天线报错。3.电源扇孔走线没有加粗4.时钟线电容应该考近芯片摆放5.时钟线等长错误，应与地址线放一组一起等长。6.地址线分组错误，缺少部分信号7.地址线等长错
1.配置电容要均匀的分配到电源管脚靠近放置。2.多处单端网络扇孔没有删除导致天线报错，无网络焊盘打孔导致短路报错3.bga扇孔存在短路4.电源走线没加粗。5.地网络没打孔导致开路报错，地网络应就近打孔。6.信号线布线造成闭合回路。7.等长注
电感底部不能放置器件以及走线，重新布局下，可以将电容塞到芯片底部：这种孤铜都去除下：走线注意规范不要出现锐角以及直角：DCDC输出主干道的铜皮尽量加宽一点：放置完铜皮挖空之后需要重新灌铜才能自动避让挖空区域：反馈信号走线又是直角：铺铜也注意
