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DRC问题
报错内容如下：Polygon named: Bottom Layer-No Net In net GND On 01Top Layer但是AD9却不会报此类错误，请教各位大佬这是怎么回事。
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给的库是这个样子的，但在原理图中把电容一起包含进来了，那电容在原理图中怎么体现❓有人把电容和晶振分开画处理了，如下图，但在pcb中仍然用的三脚晶振的库，请问多出来的引脚怎么添加网络，手动添加吗❓
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看了黄老师的教学视频后，从别的pcb文件导出了封装，调用打样之后，发现原来插件的2.54座子不是通孔，然后看了其他插件封装在原来的pcb文件上是插件，但是导出后变成不是插件了，请问怎么解决这个问题。下面是导出前，导出后，以及打样回来的图片
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华秋DFM软件最新版→下载地址在进行电子产品整体设计过程中，因为本身具有很高的复杂性且包含了许多专业技术，所以在电子产品“可组装性设计”是必不可少的一部分。可组装性需要结合制造工艺的因素考虑，准确掌握电子产品设计时可能造成的可组装性影响，因
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问答
AD24的2个小问题
1、在ad24的PCB设计中，按完快捷键TM之后，复位了错误标志，该如何再显示DRC报错？尝试之后，有些地方存在drc问题，但不报错，只有去移动的时候才会重新报错。该怎么解决？2、在X signals等长走线中，为什么会有这些飞线？该怎么关
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