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1、存在开路和短路。2、地址线的等长是ic到ddr的长度。3、时钟线布线错误，应该从u16到r46再到u1。4、时钟线等长错误，是SDRAM段到电阻和电阻段ic的线一样长。以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PC
1.走线在焊盘中要和焊盘一样宽，出焊盘后在加粗。2.从焊盘中心出线，出焊盘后再拐弯；45度角拉直，尽量避免走线一小段一小段。3.除散热焊盘外，其他的过孔不要上焊盘4.存在开路没有连接。5.多处多余过孔存在天线报错以上评审报告来源于凡亿教育9
数据线等长存在报错2.走线尽量不要走直角，建议钝角3.此处走线需要优化一下4.走线未连接到过孔中心，存在开路5.此处出线载流瓶颈，自己加宽铜皮6.注意过孔不要上焊盘7.地和电源都需要加粗8.地就近打孔，缩短回流路劲9.差分出线要尽量耦合10
电感所在层的内部需要挖空处理2.铺铜尽量包焊盘包住，容易造成开路3.存在3出开路4.走线不要从电阻电容中间穿，容易造成短路5.除了散热过孔其他的都可以盖油处理以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可
前期为了满足各项设计的要求，通常会设置很多约束规则，当一个PCB设计完成之后，通常要进行DRC。DRC就是检查设计是否满足所设置的规则。一个完整的PCB设计必须经过各项连接性规则检查，常见的检查包括开路及短路的检查，更加严格的还有差分对、阻
晶振需要走内差分形式2.测试点不要放在过孔上面3.差分对内等长误差为5mil4.走线未完全连接，存在开路5.走线不要从小器件中间穿，后期维修容易造成短路
电感所在层的内部需要挖空处理2.差分线处理不当，锯齿状等长不能超过线距的两倍3.走线未连接到过孔中心，存在开路4.VREF的线宽需要加粗到15mil以上5.焊盘需要开窗处理6.器件干涉7.此处出线载流瓶颈，自己加宽一下铜皮以上评审报告来源于
1.多处焊盘出线问题，焊盘中心出线至外部才能拐线处理。2.过孔没有网络3.焊盘出线尽量耦合、长度相等，存在多处相同问题。4.差分等长拱起处间距要在一倍间距到两倍间距之间。差分没有做对内等长差分走线不耦合需要加宽的走线宽度不一致多处存在开路过
差分线处理不当，锯齿状等长不能超过线距的两倍2.注意地址线之间等长需要，满足3W规则3.差分对内等长不满足误差范围4.走线未连接到过孔中心，存在开路5.滤波电容法放置尽量保证一个管脚一个6.此处不满足载流，建议铺铜处理7.数据线之间等长也需
采用单点接地此处不用打孔2.走线尽量远离电感3.散热过孔需要开窗处理4.铺铜尽量包住焊盘，这样容易造成开路5.电感挖空所在层即可以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教：ht
