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Cadence 17.4 画好 Symbol 后，Pin Name 总是挤在一起（已经调整N遍，更新库文件了）这个有解吗
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在利用IPC封装创建向导的时候，Generate STEP Model 勾选了 ，引脚不显示出来，请问有什么解决办法吗
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安装的电路设计软件是Cadence Allegro16.6，在使用过程中发现软件不能加载使用的现象，大家有没有发现这种现象和解决的办法？以上是安装包文件昨天安装好软件后可以正常使用，可是今天早上在使用的时候发现在原理图的时候报错PCB也是有问题环境变量设置如下请问大家在使用过程中出现过这种报错吗，是
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规则报错some rules have incorroect definitions，would you like to correct them？这是啥原因哪里不正确
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