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同步电路是常见的电子电路之一，也是电子人才最头痛的电路学习难点之一，很多人在面对同步电路的时序约束和附加约束等等内容都会感到头疼，所以今天为帮助小伙伴们更好地理解，今天将换种方式聊聊同步电路的时序约束和附加约束？
1、时序约束
时序约束主要包括周期约束，偏移约束，静态时序路径约束三种。通过附加时序约束可以综合布线工具调整映射和布局布线，使设计达到时序要求。
2、附加约束
附加时序约束的一般策略是先附加全局约束，然后对快速和慢速例外路径附加专门约束。附加全局约束时，首先定义设计的所有时钟，对各时钟域内的同步元件进行分组，对分组附加周期约束，然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PADTO PAD路径附加约束。附加专门约束时，首先约束分组之间的路径，然后约束快、慢速例外路径和多周期路径，以及其他特殊路径。
3、附加约束的作用
①提高设计的工作频率（减少了逻辑和布线延时）；
②获得正确的时序分析报告（静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入约束，以使静态时序分析工具可以正确的输出时序报告）；
③指定FPGA/CPLD的电气标准和引脚位置。
