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串行总线的发展一共目前可以总结分为3个环节时期， 时钟并行总线：小于200MHZ，比如CPCI,PCIX，SDRAM,ISA,PIC 源同步时钟并行总线：小于3200Mbps，比如DDRr1234系列,MII,EMMC 高速串行总线：最高有56NRZ ，比如USB1/2/3/3.1/3.2,PCIE3,PCIE4,SAS3,SAS4.
降压芯片的选型和使用
降压芯片是在集成的电脑主机芯片，消费类电子产品的设计上面是经常是会被 使用到的，其优点在于，性能好，可以实现输入和输出的隔离，支持大电流的一个输出，但是纹波比较大，电路设计有点复杂，成本相对较高，但是对于高速电路中，选用DC/DC可以输出大电流，以及电容的配合，功耗的相对较低，是一个最佳的选择。
刚大学毕业或者已经参加工作 1-2 年的你，是否慢慢的发现了很多你当初进入的行业或者目前从事的 PCB 画板行业所设计的PCB 层级过于简单，一直在 2 层低速这类板卡转悠呢？ 于个人发展，前景及钱景是否和之前想象的存在差距，可能目前公司上班所学到的技能对自己职业生涯的提高已经达到了瓶颈，如何突破是你现在阶段的你急需要思考的问 题，趁自己还年轻，趁自己还冲劲的时候努力给自己寻求另外一条道路呢，要么看到前景， 那么看到钱景，促使自我“价值”提高！ &
有时候为了为了增大内层的敷铜面积，特别是BGA区域，尤其在高速串行总线日益广泛的今天，无论是PCIE,SATA串行总线，还是GTX,XAUI,SRIO等串行总线，都需要考虑走线的阻抗连续性及损耗控制，而对于阻抗控制，主要是通过减少走线及过孔中的STUB效应对内层过孔进行削盘处理。
在PCB设计中，蛇形等长走线主要是针对一些高速的并行总线来讲的。由于这类并行总线往往有多条数据信号基于同一个时钟采样，每个时钟周期可能要采样两次甚至4次，而随着芯片运行频率的提高，信号传输延迟对时序影响比重越来越大，为了保证在数据采样点能正确采集所有信号的值，就必须对信号传输延迟进行控制。
Cadence Allegro现在几乎已成为高速板设计中实际上的工业标准，最新版本是Allegro 17.4。与其前端产品Capture相结合，可完成高速、高密度、多层的复杂 PCB 设计布线工作。
利用Xsignals向导即可自动进行高速设计的长度匹配，它可以自动分析T形分支，元件，信号对和信号组数据，大大减少了高速设计配置时的时间消耗。
