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各位小伙伴大家好，Cadence Allegro 软件一直以来，都能够支持3D PCB的模型制作和预览功能，但是一直以来立体感和视角的效果都不够理想。为了能够给工程师更加直观的PCB立体设计体验，Cadence做了很大的努力。从Allegro 17.2开始，Allegro已经能够支持立体的三维PCB设计和交互预览功能，能够让工程师在三维模式下进行交互Layout。今天我们将来一起体验学下逼真的3D功能吧。
我们在PCB设计完成，并且检查完成之后，就会进行文件的输出。其中最重要的一项文件的输出就是Gerber文件的输出，也就是我们俗称的光绘文件的输出。那么我们在输出Gerber的时候，有时候会出现“The film is small for....”的报错，碰到这种问题，我们应该如何去解决呢？
我们在进行PCB设计的时候，最后我们需要去进行DRC的检查，检查完成之后会出现各种总各样的报错，当然其中常见的间距报错，规则报错我们都知道怎么更改，也能看懂大概的意思。可以有时候碰到一些比较少见的报错，就会不知道这个报错的原因是什么 了。
Pads封装导入到Allegro，一般先是通过Pads PCB转Allegro PCB，转换完成后，将封装导出，再逐个对PCB封装进行检查修改，修改为标准可用的封装。
在我们设计完成原理图之后，设计PCB之前可以利用软件自带的ERC功能对于我们原理图去进行常规的一些电气性能的检查，避免出现一些常规的错误。
我们在进行AD原理图绘制之后，都会对原理图进行编译检查。那么，当我们编译检查出现了“off grid at.....”的警告时，总是会摸不清头脑，为什么出现了这个警告？我应该怎么去消除这个警告？
我们在进行PCB设计时，在连线走线的时候，会经常出现这么两种情况：1.走线连接到焊盘上时，我们以为自己已经连接到了焊盘中心点上，早已连接上了，其实没有。那么，这个对于我们后期会造成虚焊，而且这一项有时DRC也检查不出来。所有为了减少我们不必要的损失，就来讲一下这项常用的方法。2.走线跟走线连接的时候，以为是连接上了，其实也是没有连接上来，会有开路的现象。
在设计PCB的时候，为了满足各项设计要求的原因，我们需要设置很多的约束规则，然后设计完成之后，去进行DRC检查。DRC检查就是检查我们的PCB设计是否满足所设置的规则，常见的DRC检查有开路，短路，间距等等规则约束。
AD原理图的编译与检查
我们在设计完原理图后到设计PCB之前，我们可以利用软件自带的ERC功能对一些常规的电气性能进行检查，可以去避免一些常规性的电气错误，然后让原理图正确完整的导入到PCB中
