扫码关注
- 全部
- 默认排序
答：在PCB设计中，等长走线主要是针对一些高速的并行总线来讲的。由于这类并行总线往往有多根数据信号基于同一个时钟采样，每个时钟周期可能要采样两次（DDRSDRAM）甚至4次，而随着芯片运行频率的提高，信号传输延迟对时序的影响的比重越来越大，为了保证在数据采样点（时钟的上升沿或者下降沿）能正确采集所有信号的值，就必须对信号传输的延迟进行控制。等长走线的目的就是为了尽可能的减少所有相关信号在PCB上的传输延迟的差异。高速信号有效的建立保持窗口比较小，要让数据和控制信号都落在有效窗口内，数据、时钟或数
答：针对于一组一组的总线网络，为了原理图查看方便，我们一般会加上走线的结构。Orcad中创建总线Bus的操作方法如下：第一步，点击菜单Place→Bus，或者按快捷键B来创建总线结构，点击鼠标左键定义总线的起点，然后移动鼠标来绘制总线，如图3-26所示，第二步，绘制总线需要转向，则单击鼠标左键即可进行转向，，默认的角度是90度，按住Shift，则是任意角度，绘制出的总线如3-26所示。 图3-26 创建总线示意图
答：在前面的问答中，我们已经创建好总线了，创建好总线以后，我们需要在总线上放置好总线的名称，也就是网络标号，按照网络一一对应，总线的命名方式分为三种，如下列：Busname[0..64]，其中Busname是总线名称，0到64是总线中包含的分支数目；Busname[0 ：64]，其中Busname是总线名称，0到64是总线中包含的分支数目；Busname[0-64]，其中Busname是总线名称，0到64是总线中包含的分支数目。我们在命名总线的时候，放置的是网络标号Net Alias，点击菜单P
答：我们创建好总线，给总线命名好以后就需要将创建好的总线与个分支信号连接起来，操作的步骤如下所示：第一步，放置总线入口Bus Entry，点击菜单Place→Bus Entry或者按快捷键E来进行放置，如图3-28所示；第二步，Bus Entry会悬挂在鼠标上，按快捷R可以进行旋转，选择好正确的方向,然后放置到总线上，与总线进行连接，如图3-28所示；第三步，在放置Bus Entry的时候，放置好一个以后，按快捷键F4可以进行快速放置，也可按住Ctrl键，鼠标拖动来进行快速放置，如图3-28所示
答：在orcad中使用Bus总线的时候，有以下几个注意事项，如下列：总线不是强制使用的，不使用总线也是可以的，使用总线构架是使得原理图更加清晰，分析原理图更加透彻；总线与信号分支之间的连线只能通过网络标号Net Alias来进行电气连接，否则是连接不上的；如果不使用总线入口Bus Entry来进行连接，直接将信号分支连接到总线上，在连接也会显示连接点，但是这样信号与总线是没有真正连接上的，一定要通过Bus Entry的方式来连接总线与信号分支；总线的命名方式一定要按照前面的问答中所要求的那样，三
答：我们在设计完成以后，都需要对一组传输的总线进行时序等长，在做时序等长的时候，分为绝对传输延迟与相对传输延迟。绝对传输延迟，顾名思义，信号传输在PCB设计中都是有一个走线的长度，我们通过设置这个信号线传输的最大值与最小值，来实现等长的方法，就称之为绝对传输延迟。一般情况下如果信号是从一个点传输到另一个点，中间没有任何的串阻、串容，这个绝对传输延迟的方法还是非常有效而却直观的。具体在PCB中设置绝对传输延迟的方法如下所示：
答：我们在进行PCB布线的时候，当遇到一把一把的总线的时候，如果是一根一根线的去走，是很费时间的，所以呢，这里我们讲解一下，在Allegro中如何去进行多根走线以及在走线的过程中如何对一组线的间距进行设置，具体的操作步骤如下所示：
答：我们对于高速信号传输，比如差分信号、一组总线传输，都需要对其进行时序等长处理，在16.6版本以上，Allegro软件推出了自动等长的功能，在空间足够的情况下，是可以采用自动等长的功能，省去手动绕等长的时间，具体操作步骤如下所示：
答：在16.6及以上的版本中已经没有Bus总线了，如果需要添加的话，需要添加Net Group，可实现的功能和Bus总线是一样的。
答：在PCB设计中，等长走线主要是针对一些高速的并行总线来讲的。由于这类并行总线往往有多根数据信号基于同一个时钟采样，每个时钟周期可能要采样两次（DDRSDRAM）甚至4次，而随着芯片运行频率的提高，信号传输延迟对时序的影响的比重越来越大，为了保证在数据采样点（时钟的上升沿或者下降沿）能正确采集所有信号的值，就必须对信号传输的延迟进行控制。
