扫码关注
- 全部
- 默认排序
cgnd到gnd分割距离要2mm以上cgnd到gnd跨接处，两端多打过孔底层gnd铜皮被走线分割，导致多处孤岛铜皮，两层板尽量走线在一层，留一个尽量短的回流路径过孔不要上小器件焊盘多处尖岬铜皮等长绕线不要绕出直角以上评审报告来源于凡亿教育9
要求单点接地，一路dcdc电路GND焊盘都连接都芯片下方打孔大电感下方同层铺铜挖空处理同层连接多余打孔相邻电路大电感朝不同方向垂直放置多处GND网络飞线未处理，底层应大面积铺GND网络铜皮以上评审报告来源于凡亿教育90天高速PCB特训班作业
建议顶底层可以铺上大地铜：铜皮注意这种尖角：注意此处的铜皮 不要铺到晶振内部，晶振需要净空：晶振包地处理沿着器件丝印边框打孔：跨接器件两边可以多打地过孔：差分打孔换层的两侧可以放置地过孔，缩短回流路径：此处晶振净空调整下：等长之间注意保持3
此处电源网络底层已经铺铜连接，顶层无需再进行铺铜，并且走线宽度完全满足不了载流；建议顶层能铺铜的就尽量一层布线不用到底层铺铜连接：铺铜注意不要直角以及尖岬角，尽量都钝角，板上多处铜皮类似情况，自己优化：器件布局注意中心对齐，调整下：上述一致
时钟走线包地打孔多余铜皮挖空处理过孔底层没有连接到走线，没有起到加大载流作用，其他层没有连接造成天线报错布线保持3w间距规则以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教：http
布线未完成，多处开路、天线报错过孔应错开打孔保持一定间距过孔盖油处理过孔应打到最后一个器件后方下方是电源主输出，应铺铜加宽载流，上方是反馈信号走线加宽到10mil即可电源输入电容， 应在底层铺铜打孔连接到电容在加宽连接到管脚以上评审报告来源
输入电容电源和gnd走线应保持线宽一致变压器除差分外所有走线加粗到20mil以上变压器下方所有层铺铜挖空处理走线注意避免直角锐角时钟走线包地打孔处理过孔间应保持间距交错放置电源应从最后一个器件连接走线间距太近底层大铜皮没有网络，导致gnd网
在Linux系统中，当用户在Shell界面输入一个可执行文件名并按下回车键时，一系列复杂步骤随即展开，旨在将可执行文件加载到内存中，并创建新的进程来执行，这一过程不仅涉及底层操作系统的资源管理，还体现了现代操作系统的多任务处理和内存管理机制
Verilog，作为底层汇编语言之一，一直以来是许多开发人员的必学编程语言之一，要想硬件设计优秀，做到功能的正确实现，就必须写好高质量的Verilog代码，那么如何确保自己的Verilog代码是优秀的？1、标准化设计确保模块设计符合协议标准
1、晶圆电镀金常用工艺过程：1、在晶圆上先做打底层金属，什么Cr\Ni\Au; Ti\Pt\Au; AiWAu等形成导电层。2、涂光刻胶、光刻电镀需要的图案。3、清洗后进行电镀4、去掉光刻胶，也会撕掉部分不需要的图案处的金5、去胶清洗6、退火2、电镀工艺控制 电镀工艺参数的控制对镀层性能的影响很大
