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allegro 在画完pcb及已经动态敷铜了,但后面又需要改动线路时,铜皮不避让布线。这是什么情况?
[CQ:face,id=101] [CQ:face,id=64]https://url.cn/5Ou7Flg?SXDJJINRKLQLHKIZ[CQ:face,id=12]
我有几个问题,想请教下。
我有几个问题,想请教下。fpga的,普通io是什么电平标准呢ecl.还是cml,lvds,那种标准。因为,实际高速设计时需要通过电平标准,来设计匹配电路但我没在手册上,看到过相关描述