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1.485需要走内差分处理2.丝印尽量不要上焊盘3.其他信号不用穿到模拟信号里面来,模拟信号尽量一字型布局4.节能改造需要走内差分,并包地处理5.网口除差分信号其他都需要加粗到20mil6.输出主干道需要铺铜处理7.反馈走一根10mil的线

90天全能特训班-allegro-谢一汉-达芬奇四层板作业评审

存在多处尖岬铜皮和孤岛铜。2. 多处器件摆放干涉,如生产会造成两个器件重叠无法焊接。3.部分管脚存在开路。4.数据线分组错误,少了LDQM和HDQM5.地址线分组错误,缺少部分信号;以设计规范为准。以上评审报告来源于凡亿教育90天高速PCB

90天全能特训班17期马晓轩+allegro 2片SDRAM菊花链模块作业评审

差分锯齿状等长不能超过线距的两倍2.注意过孔不要放置过孔上3.T点打孔尽量对齐4.D1未添加pin pair进行等长,存在报错5.地址线也存在报错6.后期自己在电源层和地层铺铜进行连接以上评审报告来源于凡亿教育90天高速PCB特训班作业评审

90天全能特训班17期 allegro-马晓轩 -2SDRAM-作业评审

模拟信号尽量一字型布局,并单根包地2.锯齿状等长不能超过线距的2倍3.网口除差分信号外,其他都需要加粗到20mil4.电感所在层的内部需要挖空处理5.反馈路劲需要从电容后面取样6.注意数据线直接拿等长需要满足3W规则7.地址线之间也需要满足

90天全能特训班15期allegro-WJF-达芬奇-作业评审

晶振走内差分需要再优化一下2.模拟信号走一字型布局,没空间就调整旁边的器件和走线3.跨接器件旁边尽量多打地过孔,间距建议2mm,贴片器件建议离定位孔远一下可以参考一下此图4.地址线,控制线和时钟信号未创建等长组进行等长5.此处走线能拉直尽量

90天全能特训班15期allegro-谢一汉-达芬奇-作业评审

电源输出打孔需要打在滤波电容的后面2.电源需要再底层铺铜进行连通并满足载流3.地网络在底层铺一整块铜皮连接到芯片中心进行回流4.此处不满足载流以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码

90天全能特训班18期allegro-Mr. 韩-PMU

差分走线不满足差分间距规则2.锯齿状等长不能超过线距的两倍3.差分对内等长误差5mil4.ESD器件尽量靠近接口管脚放置5.包地 地线上尽量多打地过孔以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访

90天全能特训班18期allegro-Mr. 韩-USB3.0

差分出线尽量耦合2.网口模块除差分信号之外,其他的都需要加粗到20mil3.应该先经过滤波电容在从滤波电容接出去4.变压器先到保护器件,在到电阻,然后在连接到PHY芯片5.电源滤波电容尽量靠近管脚放置6.地网络需要再地平面进行处理,后期自己

90天全能特训班18期allegro-Mr. 韩-百兆网口

器件摆放太近,建议2mm2.晶振尽量靠近芯片摆放,走内差分,并包地处理3.注意TX,RX等长线之间需要满足3W规则4.TX整组包地少一根TXD35.电源信号可以在电源层处理6.此处差分走线需要优化一下7.变压器除产信号外,其他的都需要加粗到

90天全能特训班18期allegro-Mr. 韩-千兆网口

座子需要靠近板框放置2.电源输出主干道尽量铺铜处理,满足载流3.焊盘出线不规范,焊盘中心出线至外部才能拐线处理,避免生产出现虚焊4.电容保持先大后小原则5.反馈路劲从电容后面取样,走线远离电感6.此芯片采用单点接地,就是输入输出的地要接到芯

90天全能特训班18期allegro-杨旭-DCDC