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答：降低串扰的方法有如下几种：增加信号路径之间的间距、用平面作为返回路径、使耦合长度尽量短、在带状线层布线、减小信号路径的特性阻抗、使用介电常数较低的叠层、在封装和接插件中不要共用返回引脚、使用两端和整条线上有短路过孔的防护布线，更多关于PCB中降低串扰的处理方法，可以到本书学习论坛“PCB联盟网”免费下载学习。
答：我们PCB中的信号都是阻抗线，是有参考的平面层。但是由于PCB设计过程中，电源平面的分割或者是地平面的分割，会导致平面的不完整，这样，信号走线的时候，它的参考平面就会出现从一个电源面跨接到另一个电源面，这种现象我们就叫做信号跨分割。跨分割的现象如图1-52所示。跨分割，对于低速信号，可能没有什么关系，但是在高速数字信号系统中，高速信号是以参考平面作为返回路径，就是回流路径。当参考平面不完整的时候，会出现如下影响：Ø 会导致走线的的阻抗不连续；Ø 容易使信号之间发生串扰；Ø
答：高速电路设计中电容的作用有如下几个：Ø 电荷缓冲池。电容的本质是储存电荷与释放电荷，当外界环境变化时，使得驱动器件的工作电压增加或者减少时，电容可以通过积累或者释放电荷来吸收这种变化，即将器件工作电压的变化转变为电容中电荷的变化，从而保持器件工作电压的稳定；Ø 高频噪声的重要泄放通路。高速运行的电路，时刻存在着状态的改变，这些改变将在电路上产生大量噪声干扰，我们需要将这些干扰泄放到相对稳定的地平面上，以免影响器件工作，因为电容在频率较高时表现为低阻抗，所以可以作为泄放通路
答：端接,Butt Joint，是指消除信号反射的一种方式。在高速PCB设计中,信号的反射将给PCB的设计质量带来很大的负面影响,采用端接电阻来达到线路的阻抗匹配，是减轻反射信号影响的一种有效可行的方式。端接，分为一下两类：Ø 源端端接，接在信号源端或信号发送端的端接，一般与信号走线串接；Ø 终端端接，接在信号终端或信号接收端的端接，一般与信号走线并接。源端端接的优点是接供较慢的上升时间，减少反射量，产生更小的EMI，从而降低过冲，增加信号的传输质量。我们在PCB设计中处理源
答：上拉、下拉电阻的作用有如下几种：提高电压准位：当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平(一般为3.5V)， 这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值；OC门电路必须加上拉电阻，以提高输出的搞电平值；加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻；N/A pin防静电、防干扰：在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗， 提供泄荷通路。同时管脚悬空就比较容易接受外界的电磁干
答：我们在前面的问答中讲述了走线的阻抗线宽以及不同的元素之间的间距规则之间的限定，但是，在Allegro软件中各个的约束规则需要在约束规则管理模式开启的情况下，才能起作用的。执行菜单命令Setup-Constrains，在下拉菜单中选择Modes，进行各个约束规则管理模式的选取，如图5-79所示：
答：在上述的问答中，我们详细讲述了多层板应该如何进行层叠设置，并没有涉及对整个PCB板的阻抗设计，这一问呢，我们就介绍一下如何在Allegro软件中，输入参数，简单的对阻抗线宽做一个大概的估算，具体操作如下：
答：我们布局完成之后，计算好阻抗线宽之后呢，就要开始进行布线操作，在布线之前，我们需要添加走线的规则，这样走出来的线宽才是阻抗线宽，具体添加阻抗线宽的详细步骤如下所示：
答：添加完成走线的阻抗线宽之后，这样PCB板上信号走线就会按照所设置的物理走线线宽进行。除了添加走线的线宽之外，还需要添加间距规则，来规范不同元素之间的间距，满足生产的需求，添加间距的操作步骤如下所示：
答：一般我们在处理PCB走线的时候，都是45度走线，当遇到比较高速的信号时，为了满足阻抗的一致性，可以设置成为圆弧走线，在16.6版本以后，可以对45度的走线自动转换为圆弧的功能，具体操作如下：
