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今天不知道怎么回事,一绕蛇形等长的差分软件就显示错误,重启好几次了[抓狂],

Xsignal 做等长的时候 ,其他层的线也会显示灰色,这样看到眼睛好花,我看视频郑老师显示还比较正常,请问这个怎么处理啊?

在做布线等长的时候,用sigXploree操作,就会出现这个错误,是为什么,我已经更改过编辑器为High speed 了

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都是在U1和U2中间通过一个电阻的,我用另外的电脑不同版本也是有些没有添加到xSignals上面的

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HWF 2023-09-24 17:04:21

STM32F429外接SDRAM和NAND Flash时数据线和地址线有必要做等长吗?

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2023-10-12 13:32:33

大家好!请教个问题,我新建了XSIGNAL 类,选择了最长的一根线作为基准,规则里设置了这个类的线长都在这条线的±1mm,其他的线以它为目标绕等长,有什么办法可以清晰的看到长度绕够了呢,现在我绕等长的时候老是没有提示,绕一点要去看下左边框里

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秋风 2023-11-01 10:07:28

1、在ad24的PCB设计中,按完快捷键TM之后,复位了错误标志,该如何再显示DRC报错?尝试之后,有些地方存在drc问题,但不报错,只有去移动的时候才会重新报错。该怎么解决?2、在X signals等长走线中,为什么会有这些飞线?该怎么关

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焰火 2024-04-26 13:41:56

在高速设计中,基于时序的考虑通常要对信号做线长匹配。对于Allegro PCB设计者来说,我们在等长的时候经常会提到X-NET,利用X-NET功能我们能够很快的计算多点拓扑结构等长长度,并且还能够计算数据组等长误差,很是方便,但是我发现在给很多学员教学的过程中,很多人不清楚这个功能的使用,那么我们这次抽时间弄成一个专题来详细的给大家讲解一下。

高速PCB教程之X-NET在等长设计中的应用

Altium Designer 22X-Signal功能在Altium软件等长中的使用讲师:郑振宇直播直播:2022年5月27日 周五晚8点直播简介:在高速设计中,基于时序的考虑通常要对信号做线长匹配。对于Altium PCB设计者来说,我

X-Signal功能在Altium软件等长中的使用

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PCB实战之DDR模块(fly by)