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网口的差分信号需要对内等长，误差5mil2.差分出线要尽量耦合3.走线未连接到过孔中心4.RJ45座子需要挖空5.pcb上存在短路6.差分走线不满足差分规则7.锯齿状等长不能超过线距的两倍8.出线宽度超焊盘宽度，与焊盘同宽即可9.时钟包地需
差分对内等长误差5mil2.未添加TR和RX的class3.包地要在地线上 打过孔4.器件干涉5.差分出线要尽量耦合6.时钟信号需要包地处理，并且打上地过孔7.pcb上存在两处开路以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需
5M2210ZF256I5N CPLD MAX V设备器件特点；低成本、低功耗、非易失性CPLD架构即时启动(0.5 ms或更短)配置时间待机电流低至25µA，快速下电/复位操作快速传播延迟和时钟到输出时间内部振荡器模拟RSDS输出支持，数
差分走线不满足间距2.差分出线要尽量耦合，走线不要有直角差分走线都存在问题，自己后期重新优化一下3.网口差分要进行对内等长，误差5mil5.pcb上存在开路6.线宽尽量保持一致7.时钟信号包地可以在地线上多打地过孔8.确认此处是否满足载流9
走线未完全连接上TX等长误差100mil，时钟信号也要进行等长走线不要有直角其他没什么问题以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教：https://item.taobao.c
1、存在开路和短路。2、地址线的等长是ic到ddr的长度。3、时钟线布线错误，应该从u16到r46再到u1。4、时钟线等长错误，是SDRAM段到电阻和电阻段ic的线一样长。以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PC
走线未连接到过孔中心2.器件干涉3.时钟信号等长不符合规范4.滤波电容尽量靠近管脚摆放，尽量一个管脚一个5.直接在电源层铺一个整版电源即可以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系
数据线一组只有9根线，其他信号不要添加进来，高八位少一根LDQM12.数据线和地址线建议添加一根最少20mil的地线进行隔开3.过孔里存在多余的线头4.地址线分组错误，有电阻几根网络也需要添加进来进行一起等长，还有时钟信号5.走线需要从焊盘
概述1、ADCLK846BCPZ 是一个1.2GHz LVDS/CMOS，扇出缓冲区优化的低抖动和低功耗操作。可能的配置范围从6 LVDS到12 CMOS输出，包括LVDS和CMOS输出的组合。两条控制线用于确定输出的固定块是LVDS还是
跨接器件旁边尽量多打地过孔2.此处为电源网络，线宽需要加粗3.确认一下此处是否满足载流，线宽尽量一致4.晶振下面不要走线5.差差分之外，其他的信号都需要加粗到20mil6.器件摆放不要挡住1脚标识7.注意等长线之间需要满足3W规则，与时钟信
