扫码关注
- 全部
- 默认排序
答：PCB设计中有一些信号组需要进行等长处理，以保证组内信号时序要求。第一步，点击Setup-Constraints-Constraint Manager选项，调出规则管理器，如图6-269所示；
答：我们在PCB设计完成之后，PCB中的差分信号线宽线距已经决定好了，有时候会因为一些阻抗的变化或者叠层的变化，是差分信号的线宽线距会发生变化，我们需要对差分的线宽线距进行修改，手动去修改会比较麻烦，这里讲解一下，如何对差分信号的线宽线距进行自动调整，具体操作如下所示：
答：我们在时序等长时，除了考虑信号线的走线的长度以外，在高速设计领域里还需要考虑封装本身的引脚长度。所谓封装引脚长度，指的就是元器件封装内部的引脚长度，这个长度一般芯片的厂家会提供这数据，我们要做的就是将数据导入到规则管理器中，与等长一起处理，具体的操作步骤如下：
答：所谓的Xnet，是指在无源器件的两端，两个不同的网络，但是本质上其实是同一个网络的这种情况。比如一个源端串联电阻或者串容两端的网络。在实际设计情况中，我们需要对这种进行Xnet的设置，方便进行时序等长的设计，一般信号传输要求都是信号的传输总长度达到要求，而不是分段信号等长，这时采用Xnet就可以非常方便的实现这一功能，在Allegro软件中添加xnet的具体步骤如下所示：
答：很多人很好奇，我们PCB文件可以添加差分信号属性，来进行走线，那原理图中可以对信号添加差分属性吗？这个当然也是可以的，下面就我们一步一步来给大家演示如何在原理图中进行差分属性的添加：第一步，首先需要在原理图中添加差分属性，选中差分信号的一根网络，然后点击鼠标右键，执行命令Edit Properties…,进行属性编辑，或者双击鼠标左键，也是一样的效果，如图3-99所示： 图3-99 信号差分属性编辑示意图第二步，进入信号属性编辑的界面，下边栏选中Schematic Ne
答：我们在创建多管脚的器件封装时，分Part的依据一般如下：查看改器件的Datasheet，根据芯片手册的分类来划分Part；把电源管脚与信号管脚分开；把功能一致的管脚分为一个Part；空管脚比较多的器件，把所有的空管脚分为一个Part。
答：orcad创建封装库时，放置管脚的Type的含义是管脚的类型，表示管脚的类型，每一种类型的含义解释如下：3 State：三态类型，0与1与高阻态，一般用于逻辑门器件；Bidrectional：双向传输类型，一般用于DC-DC电路器件；Input：输入信号，一般用于IC类器件的输入管脚；Open Collector：表示开集电集，一般用于三极管或者是MOS管；Open Emitter：表示开发射集，一般用于三极管或者是MOS管；Output：输出信号，一般用于IC类器件的输出管脚；Passiv
答:orcad创建封装库时，放置管脚的Shape的含义是管脚的长度以及一些特殊含义，其表示的含义解释如下：Clock：时钟信号，管脚的长度是标准长度；Dot：低电平有效信号，管脚的长度是标准长度；Dot-Clock：低电平有效的时钟信号，管脚的长度是标准长度；Line：普通信号，管脚的长度是标准长度；Short：普通信号，管脚的长度比标准的长度要短一些；Short Clock：时钟信号，管脚的长度比标准的长度要短一些；Short Dot：低电平有效信号，管脚的长度比标准的长度要短一些；Short
答：屏蔽罩，就是用来屏蔽电子信号的工具。由支腿及罩体组成，支腿与罩体为活动连接；罩体呈球冠状。主要应用于手机,GPS等领域,是防止电磁干扰（EMI）、对PCB板上的元件及LCM起屏蔽作用。屏蔽罩的材料一般采用0.2mm厚的不锈钢和洋白铜为材料，其中洋白铜是一种容易上锡的金属屏蔽材料。屏蔽罩的作用主要有以下几点:用屏蔽体将元部件，电路，组合件，电缆或整个系统的干扰源包围起来，防止干扰电磁场向外扩散；用屏蔽体将接收电路，设备或系统包围起来，防止它们受到外界电磁场的影响；屏蔽静电、防止电磁干扰、对电子
答：背钻其实就是控深钻比较特殊的一种，在多层板的制作中，例如12层板的制作，我们需要将第1层连到第9层，通常我们钻出通孔（一次钻），然后陈铜。这样第1层直接连到第12层，实际我们只需要第1层连到第9层，第10到第12层由于没有线路相连，像一个柱子。这个柱子影响信号的通路，在通讯信号会引起信号完整性问题。所以将这个多余的柱子（业内叫STUB）从反面钻掉（二次钻）。所以叫背钻，但是一般也不会钻那么干净，因为后续工序会电解掉一点铜，且钻尖本身也是尖的。所以PCB厂家会留下一小点，这个留下的STUB的长
