扫码关注
- 全部
- 默认排序
开发板使用LPC2136芯片，晶振采用14.7456MHz的，后来改成10.0000MHz就出错了， 使用14.7456MHz时参数如下： #define Fosc 14745600 #define Fcclk (Fosc * 3) #define Fcco (Fcc
如题，使用Allegro做一个L形的PCB，请教若是需要加工艺边的话，是需要将L型缺口处补全吗？是直接在Board Geometry - Outline下处理吗?
我通过region制作了异形焊盘作为IC封装的引脚，在PCB layout中使用该IC时，规则检查时报错short-circuit constraintRegion（0 holes）Top layer Pad U1-（351.132mil， 431.205mil）Top layer
allegro17.2在PCB Editor中使用tool->padstack->modify design padstack，在点击某一个焊盘，然后再右击Edit，发现Pad Editor里边没有焊盘尺寸数据，请求大佬门的帮助，搞了几天头都大了也没查出什么原因
使用凡亿Skill脚本的Layout---Align Objects命令，自动对齐工具，可对齐丝印，器件，过孔。出现了以下错误,怎么解决, cadence版本17.4Failed to open form align.form. *Error* axlFormSetField: argument #1 should be any user-defined (other) type (type template = "otg") - nil
在AD中设置的字高1.7mm，实际测量是1.1mm导出到CAD后，字体肉眼可见的变大了，特性中高度依然为1.7mm，实际测量也是1.7mm，所以在CAD中字高就是实际高度，但在ad中不是，这导致导出字体变大，使用truetype是这样的效果
AD软件使用
使用的软件是Cadence17.4，使用内部的allegro 3D canavs看到的很多器件封装是完整的如下图但是无论通过allegro 3D canavs里面的export还是直接用pcb editor里面的 export生成的stp或
