AD原理图默认右下角有Title block框存在，在里面可以设置项目名称，日期等属性，但是在不需要时为了更加方便绘制原理图如何将其隐藏呢？

答：一般来说，Title block都是调用系统本身自带的，或者是修改自带的文件，所以这里我们直接复制一个系统自带的Title block，修改后保存在路径下，进行关联即可。    第一步，从系统自带的模板Capsym.olb中复制一个Titleblock0到自己创建的库的路径下，选中这个元件，按Ctrl+C进行复制，然后复制到自己创建的库路径下，如图2-33所示：  图2-33 复制系统自带库示意图第二步，将复制的Title

答：Title block是一个全局的变量，存在于每一页的原理图中，我们需要在库里面的Title block加入图片，然后更新到原理图中。第一步，在当前设计的库Design Cathe路径下找到Title block的库，复制到本地的库路径下，才可以对其进行更改；第二步，打开Title block的库，进行更改，放置公司logo，点击菜单Place→Picture，放置之前准备好的图片，放置到Title block中，调整好大小以及位置，如图2-83所示，这样就把logo图片加入到了Title

：层次原理图中是有包含的关系，这里我们介绍一下层次原理图自上而下设计思路，按照以下的步骤即可： 第一步，创建分级的模块Hierarchical block，在原理图设计的页面，执行命令Place->Hierarchical block…，如图3-109所示： 图3-109  层次原理图创建分级模块示意图第二步，在弹出的对话框中，输入分级模块的名称，如图3-110所示，选择合适的参数，一般如图3-110所示设置即可，点击OK，则层次式原理图分级模块创建完毕； 

答：在层次原理图中，我们之前做好的模块如果是一样的，是可以重复调用的，这样就大大节省了我们设计的时间，特别是有很多重复性的功能模块情况下，下面我们讲解下调用已有模块的方法：第一步，创建分级的模块Hierarchical block，在原理图设计的页面，执行命令Place->Hierarchical block…，如图3-119所示： 图3-119  层次原理图创建分级模块示意图第二步，在弹出的对话框中，输入分级模块的名称，如图3-120所示，选择合适的参数，一般如图3-120

答：在设计原理图时，工程师们都喜欢在原理图中加上自己的独有标志或者是公司的logo，来表示这份原理图是该工程师绘制的或者是该公司的产品，这里我们就教一下大家，如何将公司的logo加入的原理图的Title block中，具体的操作如下：第一步，Title block是一个全局的变量，存在于每一页的原理图中，我们需要在库里面的Title block加入图片，然后更新到原理图中；第二步，在当前设计的库Design Cathe路径下找到Title block的库，复制到本地的库路径下，才可以对其进行更改

答：我们通过Orcad软件绘制完成原理图以后，会进行检查或者是发给别的工程师进行检查，这是需要将原理图文件打印成pdf文件，在打印的时候，我们发现一个问题，就是有时候输出的pdf的排序并不是按照我们原理图的排序，而是乱的。这时候就会有这样的一个疑问，我们输出的pdf文件的页码顺序是怎么决定的呢，应该怎么排，我们输出的pdf文件的页码顺序才是按照原理图的来的呢，下面我们就给大家介绍下：第一步，我们首先打开任意一份原理图，或者是新建的原理图，只要指定Title block的路径，在原理图的右下角都是

答：我们在使用Orcad软件进行原理图绘制的时候，新建原理图工程文件，默认在右下角都会出现Title block，做为每个个原理图的一个显示内容，在左下角都有一个当前的时间显示，当前默认的这个Title block的时间显示格式是，第一项是星期几，第二项是几月几日，第三项是年份，默认的格式都是这样的，我们对其进行修改的操作步骤如下所示：第一步，需要选中原理图根目录，执行菜单选项“Optiosn-Design Properties”,进行原理图设计属性的修改；第二步，进入设计属性之后呢，我们需要选

答：在使用Orcad软件进行原理图的过程中，会经常遇到这样的问题，原理图一共是绘制了很多页，但是在“Title block”的显示栏中，原理图页面的显示总是1 of 1，每次都要手动去进行修改，非常的麻烦，有没有什么方法进行调整下，可以让这个原理图的页面可以自动根据原理图绘制的情况，自信进行增加呢？下面，我们就对这个问题进行一一的解析，详细如下所示：第一步，选中原理图的根目录，DSN文件，然后执行菜单命令Tools-Annotate，进行参数的设置；第二步，进入参数设置界面之后，需要选择两个参数

CLB是指可编程逻辑功能块（Configurable Logic blocks）,顾名思义就是可编程的数字逻辑电路。CLB是FPGA内的三个基本逻辑单元。CLB的实际数量和特性会依器件的不同而不同，但是每个CLB都可配置，在Xilinx公司的FPGA器件中，CLB由2个 相