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铜皮间距太小,所有间距最小不能小于4mil多处孤岛铜皮、尖细铜皮差分出焊盘尽快耦合优化布局走线尽量靠近,不会可以查看参考板走线太细,走线一般情况最细4mil,明明可以走4mil线宽差分对内等长绕线在引起不等长处绕线差分对内等长绕线拱起处长度

90天全能特训班22期-魏信-AD-第五次作业-USB3.0 PCB设计

焊盘出线需要优化一下2.铜皮需要优化一下,尽量不要直角,建议45度3.差分走线需要耦合,后期自己调整一下4.差分对内等长误差5mil所有差分对都要注意一下5.负片层需要指定网络进行连接6.差分走线需要按照阻抗线宽线距进行走线,避免发生阻抗突

90天全能特训班22期AD-冯定文-USB3.0

差分信号尽量包地包完全:此处上述一致原因,可以优化:此处电源信号的铜皮尽量优化宽一点,不然整体的铜皮载流量是从最窄处计算的:差分对内需要做等长处理,误差胃5MIL:此对差分没有做等长处理:其他的没什么问题。以上评审报告来源于凡亿教育90天高

全能22期- 莱布尼兹的手稿 第十一次作业 SFP

建议顶底层可以铺上大地铜:铜皮注意这种尖角:注意此处的铜皮 不要铺到晶振内部,晶振需要净空:晶振包地处理沿着器件丝印边框打孔:跨接器件两边可以多打地过孔:差分打孔换层的两侧可以放置地过孔,缩短回流路径:此处晶振净空调整下:等长之间注意保持3

AD-全能21期-DM642开发板第一次作业

晶振注意包地:缝合孔不需要打太密集,间距150mil放置一个即可:过孔不要打在焊盘上,自己注意调整:多处存在这样的情况,自己更改。铺上铜皮就不用走线了:走线不能在器件内部:晶振是需要保持净空的,不能走线:以上评审报告来源于凡亿教育90天高速

AD-全能20期-SMT32-两层板-20期-杨文越

时钟走线包地打孔处理差分对内等长错误,按照规范绕线变压器下方铺铜挖空多处尖细铜皮rx、tx需要分别建立等长组,控制100mil误差等长以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教

90天全能特训班22期-Lj-第四次作业-百兆网口

铜皮铜皮的间距太近,一般建议12-15mil电感挖空所在层即可散热过孔需要开窗处理单点接地此处不用打地孔以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教:https://item.

90天全能特训班23期AD-杨杨-DCDC

此处电源网络底层已经铺铜连接,顶层无需再进行铺铜,并且走线宽度完全满足不了载流;建议顶层能铺铜的就尽量一层布线不用到底层铺铜连接:铺铜注意不要直角以及尖岬角,尽量都钝角,板上多处铜皮类似情况,自己优化:器件布局注意中心对齐,调整下:上述一致

AD-23期-刘晓-第六次作业-DCDC电源设计

板上多出报开路报错,自己检查是否连接完全,没处理的处理下,完全还没完成:此处是电源铜皮上面打的地过孔:电源网络完全没有连接:铜皮多处也是直角以及尖岬角,注意规范都用钝角:布局倒是没什么问题,就是布线,注意重新完善下布线再上传:电感内部只要挖

AD-全能23期-第五次作业-绘制DCDC电源模块布线

电源也没连接,地也没连接,信号也没连接:建议设计完成之后再把文件提交评审。注意铜皮尽量不要直角,尽量钝角铺铜:存在类似问题的都自己优化下。电源输入部分的器件靠近IC输入管脚布局,不要太远,整个路径都是要尽量短的:器件建议整体中心对齐:走线不

AD-全能23期-杨杰作业-绘制DCDC电源模块