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DRC检查 出现EORROR(ORCAP-2207):Check Bus width mismatch如何解决DRC检查
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Cadence 17.4 画好 Symbol 后，Pin Name 总是挤在一起（已经调整N遍，更新库文件了）这个有解吗
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请教下大佬们，层次原理图中有多个页面符指向相同的一个子文件，如何将单独的一个页面符指向的所有器件选 中？
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Cadence 17.4 画好 Symbol 后，Pin Name 总是挤在一起（已经调整N遍，更新库文件了）这个有解吗
请教下大佬们，层次原理图中有多个页面符指向相同的一个子文件，如何将单独的一个页面符指向的所有器件选 中？
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