网口除差分信号外其他的都需要加粗到20mi2.跨接器件两端需要多打地过孔3.晶振信号需要包地处理，下面尽量不要放置器件存在DRC报错注意等长线之间需要满足3W规则电源注意线宽尽量保持一致，满足载流以上评审报告来源于凡亿教育90天高速PCB特

差分换层旁边打回流地过孔差分出线尽量耦合时钟线单根包地打孔处理变压器出差分以外所有线加粗到20mil以上地焊盘就近打孔连接到大地铜存在飞线没有处理布线尽量短，不要绕线负片没有灌铜RX、TX分别建立等长组控100mli误差进行等长以上评审报告

电源信号建议铺铜处理：注意电源模块的布局。输入输出都是铺铜处理：电感底部不要走线：上述一致原因：建议看下自己的电源模块设计需要优化。晶振前面的滤波电容位置是否反了 走线是要π型滤波 gnd管脚放置外部来将晶振进行包地处理：上述一致问题：等长

很多电子工程师会选择Allegro设计电子电路，其中之一是隐藏/显示飞线操作，但很多小白不会操作，所以今天讲讲Allegro如何隐藏/显示飞线，希望对小伙伴们有所帮助。1、为什么要隐藏/显示飞线？首先我们要理顺各个模块的布局思路，从而规划整

差分对内等长不满足+-5mil这个可以铺铜连接这里如焊盘的方式不太耦合以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教：https://item.taobao.com/item.ht

注意焊盘出线规范2.差分对内等长凸起高度不能超过线距的两倍，注意上面要满足3W3.差分包地需要再地线上打上地过孔，间距50-100mil4.差分对内等长存在误差报错5.注意地网络需要就近打孔以上评审报告来源于凡亿教育90天高速PCB特训班作

差分出线要尽量耦合2.差分对内等长误差5mil3.TX和RX需要创建等长组进行等长4.器件摆放进行电容靠近管脚5.走线需要优化一下，尽量不要有直角和尖角6.座子要超出板框进行摆放以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了

dcdc要求单点接地，如果背面铺铜就不是单点接地了。不要从焊盘侧面出线还有未完成的连接焊盘中心散热地过孔没打以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教：https://item

电感底部不能放置器件以及走线：把电容都可以塞到IC底部，自己布局处理下。底层器件注意对齐：电感内部挖空处理：IC焊盘扇孔注意下对齐：板上多余没网络过孔或者走线删除掉：GND铺了铜就不用走线连接了：以上评审报告来源于凡亿教育90天高速PCB特

在PCB设计完成后，很多电子工程师不仅要将Gerber文件给制造厂商，也要提供坐标文件，保证PCB制造顺利，那么Allegro如何生成坐标文件？其中有哪些文件？下面一起来看看吧！1、要提供那些文件？①Gerber文件中的Pastemask层

差分建议包地 已经打了地过孔直接拉线包上就行了：回流地过孔打在差分打孔换层的两侧：注意此处的扇孔，不要吧内层平面割裂了：差分等长GAP需要大于等于3W：注意差分等长误差：以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB

有飞线没连接这里电容应该以容值从大到小的顺序连接反馈也应该从最后一个电容处拉出这里应该铺铜连接dcdc要单点接地这些地方不能打地过孔以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教：

很多电子初学者在使用Cadence Allegro进行Layout设计时，会有一些mipi或lvds等差分走线，在走线时可能为了匹配线序，导致信号网络的走线是交叉，这样做不仅费时费力，还会影响信号质量，那么如何将这些器件的引脚交换过来？如图

此处电源信号连接15MIL满足不了载流大小，可以直接铺铜连接：输出主干道的器件注意整体中心对齐，都没有调整：配置电阻电容根本没有 注意器件整体对齐性：并且调整下布局，DCDC电源布局要么是一字型，要么L型，不然布线都不方便：电源主干道的铜皮

1.多处飞线没有连接2.要求单点接地，地网络只在芯片下方打孔连接,其他地方地网络不要打孔3.相邻电路的电感应朝不同方向摆放4.底层应整版铺地铜处理以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或